[参考译文] LMK05318：使用 APLL1生成和清除抖动245.76Mhz

您好、由于只存在整数分频器、因此无法从 VCO1获得245.76MHz。

我建议 VCO2为245.76 MHz、VCO1为其他频率。  您可以级联 VCO1 ->VCO2、但根据您的设置、会出现较小的 ppm 频率误差。  使用 5和19级联分频器可以实现~1.62 ppt 误差。  然而、由于相位检测器频率较低、PLL2的性能将不会那么好。  使用缺省级联分频器3和6可实现一个少于0.3ppb 的频率误差。

示例：

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如果确切的频率是您所需要的、LMK05318B 具有一个具有可编程小数分母的 PLL2、这使您能够实现精确的频率。

在这两种情况下、使用级联模式的频率都将基于 XO 生成、然后转换为锁定频率。

73、
Timothy

您好、Gireesh、

请注意，当我们讨论抖动消除时，任何带有 VCO 和环路滤波器的东西都会执行抖动消除。  此外、DPLL 和 XO/TCXO/OCXO 可在 DPLL 的 LBW 以上执行抖动消除。  在环路带宽之上、基准的噪声被限制环路带宽的 VCO (或 XO)噪声所取代。  即砖墙式滤波器是理想的选择。  请参阅 此 PowerPoint 以进行进一步讨论。  请注意、本文档不讨论 DPLL、但其概念是相同的、基本上允许 XO 使用高于 DPLL 环路带宽的 XO 相位噪声性能来执行抖动消除。  实际上、除了 DPLL + XO 替代 PLL1 + VCXO 之外、DPLL 与级联抖动消除示例非常相似。

LMK05318仅在 PLL1上有一个 DPLL、除了用于倍频的低噪声 PLL/VCO 组合外、该器件还允许 XO 在基准上执行抖动消除。  BAW VCO 性能足够好、因此也可以考虑具有良好的抖动消除特性。  我不确定您在抖动或相位噪声方面的输出性能要求。  不过，我上面建议的方法基本上是使用 PLL1来清除抖动+156.25MHz，然后使用 PLL2来进行频率转换-- LMK05318B 将更好地提供0ppm 误差频率转换。
  >但是、听起来您需要156.25MHz 和245.76MHz 的相位才能长期锁定？  在参考电压变为活动状态之前、是否可以在启动时锁定它们、以便245.76 MHz 之后？

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在这种情况下、我们可能需要考虑另一个器件？  我有两项建议。

首先、LMK05028提供两个单独的 DPLL/APLL/VCO。  然后、您可以轻松配置 PLL1以输出245.76 MHz 并在需要时锁定到基准、并让 PLL2提供156.25 MHz、仅锁定到 XO 以进行独立操作。  请注意、直到 DPLL1锁定到基准、PLL1和 PLL2将具有锁相。  该器件没有 BAW。

其次、LMK5C33216提供三个单独的 DPLL/APLL/VCO。  VCO3实际上是2457.6MHz 的 BAW。  因此、这将为245.76MHz 抖动清除时钟提供最佳性能。  其他 PLL 之一可以生成156.25MHz (我建议使用 VCO2以获得最佳性能)。

这些选项如何？  如果您为我提供了输出的抖动或相位噪声规格以及156.25MHz 至245.76MHz 之间相位要求的更多详细信息、我建议您做得更好。  例如、156.25MHz 和245.76MHz 之间不能以0ppm 的速率相互连接、这一点并不明显。
  -也许只是156.25 MHz 不应该改变相位、因为它可能是 CPU 时钟？  请注意、窄环路带宽 DPLL 将限制 CPU 应该可以接受的相位变化率。  实际上、XO 将提供如此多的漂移(与 TCXO 相比)、以至于 DPLL 无法使用 XO 以非常低的环路带宽锁定！

73、
Timothy

您好、Timothy、

感谢详细的解释。  

此致、

Gireesh