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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1163208/cdcv304-input-clock-at-3-3v-but-vdd-is-at-2-5v-and-output-clk-signals-are-also-at-2-5v-ll-it-work
大家好，我有一个来自电压为3.3V 的振荡器的 CDCV 的 CLK 输入，连接到 CDCV 缓冲器的 VDD 为2.5V，在电平为2.5V 的4个中提供2个时钟输出，这将起作用或导致问题。
需要有关此问题的支持
您好！
建议将输入信号保持在小于或等于 VDD 的水平、并且器件的额定输入电压最高为 VDD + 0.5V (在本例中为3V)。 如果您希望将振荡器的摆幅减小到2.5V、我建议为 CDCV304提供3.3V 电源、或者使用 LMK00804B 等电平转换器
此致、
Connor
