[参考译文] LMK04828：多板同步

您好、Elhanan、

可以执行多器件同步。  请查看有关多时钟同步的应用手册 ：www.ti.com/.../snaa294

当您说同步时、您是指...

• JESD204B 同步、所有时钟都是确定性的？ 或
• 使 ADC/DAC 时钟除了 JESD204B 同步之外、还同时具有上升沿？

如果需要 JESD204B 同步、如果 SYSREF 的频率为10MHz 或 n >=1时为 n*10MHz、则可以使用 SYSREF 分频器在第二个器件上执行零延迟模式。  然后、当您从第一个或第二个器件请求 SYSREF 时、SYSREF 将始终出现在相同的 LMFC 上、用于 JESD204B 对齐。  这是最简单的方法。

您还可以为下游 LMK04828提供参考时钟和 SYSREF 时钟、并为从第一个器件生成的 SYSREF 重新计时。

73、
Timothy

您好、Elhanan、

感谢您提供频率信息。  您具有很低的频率。  当频率如此低时、单环路抖动消除可能会为您提供最佳性能。  在这种情况下、输出频率将是 VCXO 频率或其整数除法。  因此、双环路可能仍会为您提供更多的灵活性。
 -您可以使用 PLL2的外部 VCO 输入在单环路抖动消除模式下使用 LMK04828。  然后提供对 OSCin 的引用。
 -请注意、LMK04832是 LMK04828的升级器件、它在这里更加灵活、因为它允许使用 OSCin 或 CLKinX 的基准进行单环路操作。
   > LMK04832可通过时钟输出分频器产生10MHz 的频率。  LMK04828最大 CLKout 分频器限制为32。
   > LMK04832 PLL2相位检测器可在160MHz 下运行、因此在考虑到您的160MHz VCXO 的情况下、可实现更好的 PLL2性能。
   > LMK04832 VCO 频率可实现3200MHz、该频率还将使160MHz 相位检测器得到最佳利用... 例如：160 PDF -> 3200MHz VCO -->/x = ADC/DAC 基准频率；SYSREF 分频器= x * y。 如果 x = 25，则 ADC/DAC 频率= 128MHz。  然后 SYSREF 频率可以是128MHz/y。

下面是一个解决方案、您可以考虑哪一项与您提出的建议相当接近。

上游 LMK04828器件经过直接配置、可根据需要实现输出时钟频率和 SYSREF 频率。  JESD204B 采用 SYSREF 脉冲发生器模式。   另一个与 ADC/DAC 时钟频率相同的输出用作下游 LMK04828的基准。  一个偏差是、频率大于10MHz 的器件用作下游器件的基准、因为 LMK04828无法从器件时钟上的内部 VCO 分频到10MHz (最大/32)。  LMK04832可以使用10MHz。

下游 LMK04828配置为嵌套零延迟模式、使用 SYSREF 分频器作为反馈源。  SYSREF 分频器配置为在基准频率下工作。  下面将详细介绍为何使用 SYSREF 作为反馈源。  ZDM 将允许下游 LMK04828输出时钟的相位相对于上游 LMK04828 ADC/DAC 时钟具有确定性。  现在可以通过调整上游 LMK04828输出时钟上的数字延迟来控制这些输出的相位。  步进分辨率将是上游器件的数字延迟。  假设 VCO 为3000MHz、则为0.5/3000MHz = 166.67ps/阶跃。  LMK04828 (不是 LMK04832)还在 PLL1 R 和 PLL1 N 上具有模拟延迟、可用于下游器件、以在 ZDM 中将输入转换为输出相位。  它的步长为~200ps。  与上述数字延迟步长一起使用时、可以对两个延迟的差异进行更精细的调整。  使用 ADLY 会增加温度变化。

在下游器件上使用 SYSREF 分频器的原因是它还可以为 CLKin0上的输入重新计时。  如果将相同的时钟用于反馈到 PLL1并重新计时 CLKin0、 然后、基准和 SYSREF/CLKin0输入之间存在已知的时序关系、用于将 SYSREF 信号重新计时到下游器件的 VCO 相位域、然后输出到 LMK04828下游的 JESD204B 目标。  尽管 SYSREF 频率高于所需频率、但它只会在 CLKin0输入的频率下转换、该输入来自上游 LMK04828器件的 SYSREF 输出。
 -当您具有高频输出时、此重计时非常好... 但是、由于您的频率如此低、您可以简单地将 CLKin0信号直接旁路到输出。  模拟(甚至数字延迟)可用于下游 SYSREF 输出。  请注意、即使 SYSREF 时钟发生等于 VCO 周期的移位、 这不会影响 JESD204B SYSREF 时序、因为~333ps 是时间差远小于由150MHz 器件时钟创建的 SYSREF 有效窗口、该器件时钟的周期为~6.6ns。

希望在应用手册和该图之间、您能够直观地了解如何实现这种多器件同步。

如果在给定上述延迟调整的情况下担心器件时钟之间的相位对齐、请考虑在树架构中运行、其中上游器件现在驱动两个下游器件。  这些下游器件中的每一个都将为 ADC/DAC 计时。  仍然存在部件间偏差变化。

在此过程中、我假设电路板之间的连接可能不干净、并且鉴于您最初为下游电路板使用双环路抖动清除器、时钟将需要抖动消除。  如果连接干净、您可以考虑使用一个具有扇出功能的 LMK04828连接到两个板。  另一个需要考虑的性能改进是单环路抖动消除、因为 PLL2实际上会增加抖动、以提供高频率为您提供的灵活性(a)能够分频到不同频率、(b)允许微调计时分辨率。

感谢您的耐心、很抱歉、我花了很多时间对您作出更详细的答复。

73、
Timothy

您好、Elhanan、

由于 PLL1+VCXO 正在执行抖动消除、此配置不会降低相位噪声性能。  与以前一样、使用支持160MHz PDF 的 LMK04832有助于提高性能或选择更适合输出的稍低/不同 VCXO 频率。  考虑使用 LMK04832 TICS Pro 中的频率规划器来提供帮助。

如果您只能将一个信号发送到下游器件、那么如果您使用10MHz 基准、即 SYSREF、您将能够运行0延迟模式并对齐所有信号。  SYSREF 分频器和任何产生10MHz 相关频率的分频器。  或 GCD (10MHz、其他频率)= 10MHz。

*但是、由于只有一个到每个下游器件的单一时钟连接(10MHz 基准)、导致每个转换器元件出现 SYSREF 的唯一方法是通过 CMOS SYNC 引脚或软件请求来请求 SYSREF。  此时、我不确定软件请求的时序要求(如果可能)、但如果您在基准下降沿提供同步脉冲、则应同时从所有器件接收 SYSREF。

73、
Timothy