[参考译文] LMK04828：EXT VCO -系统透视图问题

尊敬的 Chris：

LMK0482x 具有整数 N 分频器、因为它很简单、而且由于无线基础设施、测试和测量等领域的目标用例。通常可以实现所需的频率规划、而不会使整数 N 分频器成为限制。

据我所知、在分数 N 分频器 PLL 上不存在阻止 SYSREF 生成的技术原因-例如、LMX2594包含 JESD204B SYSREF 发生器。 整数 N 并不是严格意义上的要求、但对于小数器件而言、编排 SYSREF 时序会变得更加复杂(尤其是当必须同步多个器件时)。 例如、对于整数 N 分频器、可以很容易地在 VCO 周期中建立数字延迟、VCO 周期与输入时钟具有确定性关系。 在多器件系统中、如果您可以保证输入时钟同时到达每个整数 N PLL、您还可以合理地保证 SYSREF 脉冲将在所有器件上与相同的时钟周期对齐。 使用分数 N 分频器时、除非您同时精确同步每个器件、否则很难确定输入到输出相位关系。 在许多情况下、同步要求会限制相位检测器频率、从而限制性能、并且几乎总是会阻止使用 R 路径乘法器(如果存在)。

对于小数 N 分频器、也没有类似于"零延迟模式"的概念。 使用整数 N 分频器、可以将输出路径包含在反馈环路中、并且可以确定输入到输出相位关系、甚至可以简化为单个可能的关系、从而对多器件同步要求进行三次化。 借助零延迟模式保证、所有系统延迟均可离散化为多个输入时钟周期、数字延迟块可补偿任何系统延迟不匹配；这可显著降低多器件系统的校准负担、使某些应用不可能实现。 使用分数 N 分频器时、唯一可能的解决方案是完全同时同步每个器件、并希望 VCO 校准时间、模拟锁定时间等具有可重复且一致的值 LMX2820等较新器件在确保从同步边沿到已知输入到输出相位关系所经历时间的可重复性和可预测性方面取得了一些进展、因此这个问题没有过去那么糟糕。 但这仍然只能解决 t=0时、同步事件发生后的某个时刻的输入到输出相位关系。 使用整数 N 分频器时、输入到输出相位关系始终是完全确定的、因此必须跟踪输入时钟周期、在此周期上必须发出 SYSREF 请求以实现到 SYSREF 计数的精确器件时钟(对于多器件同步同样有用)、这通常非常简单。 与整数 N 分频器不同、分数 N 分频器的输入到输出相位关系不断变化、因此在发出 SYSREF 请求之前、如果不使用计算开销预测输入到输出相位关系、那么生成与特定器件时钟周期对齐的 SYSREF 请求就会成为一个难题。 此外、系统中每个器件的 SYSREF 请求器到时钟发生器的延迟必须具有良好的特征、否则 SYSREF 可能在整个 PVT 上未对齐。 如果多个器件必须在具有相同输入频率的不同分数下运行、则预测器件时钟和 SYSREF 全部对齐的相位是一项相当大的挑战。

我不确定我是否理解您对 PLL2 PFD 速率限制的评论。 这是由性能问题还是频率规划限制驱动的？ 在性能问题上、LMK04832是 LMK04828的 P2P 替代产品、最大 PFD 速率是其两倍以上。 就频率规划而言、我可以想象 K * LCM (SYSREF、PFD)= VCO 的限制是您描述的限制、但从某种意义上讲、这就是抖动消除器首先是双环路器件的原因：当您具有一些限制输入频率(例如10MHz)时、 您的输出时钟频率应是与输入共享极低 GCD 的频率、例如122.88MHz、PLL1可使用80kHz 的极低相位检测器频率运行、相位确定性可在整个系统中保持不变、 而 PLL2仍然通过足够高的质量 VCXO 实现了合理的性能。  

对于 LMK04828 (和 LMK04832)、SYSREF 分频器是 VCO 频率的整数分频器、但我想没有严格的理由必须如此。 SYSREF 频率与器件时钟具有定义的整数商关系、由符合 JESD204B 标准的数据源/接收器的 LMFC 配置定义。 但是、从系统的角度来看、JESD204B 并不关心器件时钟或 SYSREF 是否是 VCO 频率的整数分频、只要满足器件时钟/SYSREF 关系即可。 在实践中、TI JESD204B 时钟发生器和抖动清除器目前没有分数输入/输出分频器、分数乘法器或任何其他解决方案、用于在 VCO 频率和器件时钟/SYSREF 之间创建非整数关系。

最终、如果使用 LMK04828作为扇出的 JESD204B 缓冲器/分频器更容易或更便宜、并且您更愿意使用一些灵活的频率合成器来驱动 Fin 引脚、那么就来吧-我们始终会看到此用例。 您甚至可以将 LMK04828 PLL1级联到合成器的输入端、然后将同步输出反馈到 CLKin1进行分配、如果您需要更好的近端性能、请像使用抖动消除器一样使用它。

此致、