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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/931397/cdce72010-skew
大家好、
客户正在使用 CDCE72010：
Output1：LVPECL、1分频
output2：LVCOMS、除以10
客户希望了解如何确定 btw Output1和 output2的偏斜、谢谢！
Andrew
尊敬的 Andrew：
所有输出均由内部电路自动进行相位对齐、有关详细信息、请参阅数据表的图36。
Noel、您好！
客户希望了解其设置条件下的偏移量。
您说过、我们可以为此器件产生0ps 偏斜吗？
LVPECL
LVCMOS
BTW 差异：
0偏斜是不切实际的，除非您使用延迟调整来手动减少偏斜。 由于两个输出的分频器值不相同、我预计偏斜将为几 ns。
抱歉、我想您可能不理解我的问题、我问如果客户按如下方式设置配置、则 btw Output1与 output2之间的偏差是多少
output2：LVCOMS、10分频
由于数据表未指定、因此任何有意义的粗略数字都可以提供给客户、感谢您的帮助！
Andrew、
从表中可以看到、如果所有分频器具有相同的分频比、则偏斜为 xxps。 但是，如果分频比不相同，则偏斜会高达>1ns。 CMOS 和 LVPECL 之间还有一个 xxxps 的偏斜。 因此、我猜客户的配置是几 ns。
我还有进一步的问题、让我参加这次离线讨论、感谢您的帮助！
