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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/952124/cdce949-q1-start-up-time-wait-time-for-i2c-ready
大家好、
您能否检查从 VDD 斜坡(S0上拉至 VDD)到 Yx 输出的启动时间？
此外、您能否检查从 VDD 斜坡到 I2C 访问就绪所需的等待时间。
此致、
您好、Hirai-San、
这将需要几天时间才能在工作台上进行测试。
我将于11月4日返回给您。
Aaron - San、
感谢您的测试。
我将等待您的更新。
谢谢、
另一个快速问题。
我是否能够在没有 S0控制(=低修复)的情况下通过0x02[3：2]=01B->10b->11b 来控制输出状态？
您好 Hirai、
1.我将假设您的器件处于 VDD 高电平- 1.8V、VDDO 也处于高电平- 3.3V 或2.5V 您的问题与写入位本身有关- I2C、对吗？ 在这种情况下、我们可以使用数据表第5页的"SDA/SCL 时序要求"图11计算时间量(以下示例：最大快速模式)：
寄存器= 79
写入一个字节需要29个周期
时间= 1/400kHz = 2.5us
总 I2C 时钟时间=寄存器 x 周期数 x 时间= 5727.5us = 5.7275ms (所有寄存器写入的最快速度)
2.假设我们在 VDD、访问 I2C 应该没有延迟。
3.关于您最近的问题，您能否进一步探讨这个问题？ 地址0x02[3：2]控制 Y1_ST0禁用或启用 Y1、请参阅 CDCE949-Q1的第16页。 Y1禁用为低电平是一个选项、但我不清楚问题是什么。
对于第一个问题、我想知道的不是 I2C 时间。
我想知道的是 从 VDD 斜坡(S0具有 VDD 上拉电阻、因此它同时变为高电平)到默认 EEPROM 设置下的 Y1输出的时间。 请假设 VDDOUT 同时斜升或已稳定在3.3V。
对于第三个问题、我想知道每个输出是否只能由 I2C 控制启用/禁用。
例如、VDD 和 VDDOUT 是稳定的、S0 =低电平、然后将0x02[3：2]从01b (三态、默认值)更改为10b (低电平输出)或11b (启用)。
我能够比我预期的更早地进行测试、希望这对您有所帮助！
查看 Y1输出的 VDD 触发器、我看到的时间范围是320ms 至370ms。 很抱歉、我花了一段时间才知道需要什么！
3.输出可以通过 S0和 I2C 正常启用/禁用、S1/S2也可以用于引脚控制、但需要更改 EEPROM -请参阅第10页和第11页的"控制端子配置"一节了解更多信息。
在对内核启动进行进一步测试- 1.8V 而非3.3V 输出内核-我注意到时间应该是~800us。
这应包括晶体稳定、PLL 启动等
