[参考译文] 定制 PLL 设计

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/776368/custom-pll-design

嗨、Dean、

感谢您提供富有洞察力的回复。

请您与我分享您对最后2个设计问题的看法、或者您能提供指导。

假设 C1.C2使用3.3nF 的电容器更大。  我必须执行片上或片外环路滤波器。 因为片上电容器在面积方面会很大。 请提供建议。

此外、PLLatinum sim 是否考虑了晶体管的 gm 变化。 PLLatinum sim 中抖动规格的百分比变化量、即报告的抖动值和电路中实现的实际抖动、包括电感器噪声、晶体管的 gm 等任何想法和建议。

感谢你能抽出时间。