[参考译文] LMK04832：单 PLL 模式还是双 PLL 模式？

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/774205/lmk04832-single-or-dual-pll-mode

器件型号：LMK04832

我对 LMK 具有非常"良好"的输入基准、但它相对较慢(10MHz)。 SYSREF 输出应与输入基准具有确定的相位关系。最好在单 PLL 或嵌套0延迟双 PLL 模式下使用 LMK 吗？我知道如果输入基准不良、两个 PLL 会有所帮助、但我也认为在我的情况下、它们可能会增加额外的噪声。

6 年多前

0 admin 6 年多前

TI__Guru**** 2553450 points

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艺术、

我将使用双环路模式。尽管输入基准是纯净的、但这是非常低的频率、您可以为 PLL2运行相位检测器更高的频率、这将导致更好的抖动。

但唯一的问题是、您需要更高频率的 VCXO。如果您有一个、那么这将设置抖动、并且 PLL1没有影响。但关键是您需要一个良好的高频(100MHz) VCXO。如果您不想提供此功能、则使用单环路模式并放弃一些抖动。

此致、
Dean

时钟和时序（参考译文帖）

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