[参考译文] LMX2594：失调电压= Fosc 时的杂散未在 PLLatinum 中仿真？

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/761587/lmx2594-spur-at-offset-fosc-is-not-simulated-in-pllatinum

器件型号：LMX2594

我看到偏移处的杂散等于 Fosc (在频谱分析仪中使用 LMX2594EVM)、即使在使用输入乘法时也是如此。 PLLatinum 可识别 FPD 及其谐波处的杂散、但不能识别 Fosc 处的杂散。

图示为 TICS Pro 设置。 PLLatinum 采用相同配置、可识别40MHz 谐波处的杂散、但不会将100MHz 偏移识别为杂散位置。我在频谱分析仪上看到100MHz 时的杂散为-73dBc。

6 年多前

0 admin 6 年多前

TI__Guru**** 2563580 points

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尊敬的 David：

我看不到图片、您是否会再次重新发送？

0 admin 6 年多前

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刚刚对其进行了编辑。

0 admin 6 年多前

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尊敬的 David：

我相信您将看到一些间隔为100MHz 和200MHz 的小杂散。它们由状态机时钟创建。您可以通过使 CAL_CLK_DIV=1 (Div/2)来验证这一点、这会将状态机时钟更改为50MHz、杂散电平也会更小。

0 admin 6 年多前

TI__Guru**** 2563580 points

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Noel、
是的、情况似乎就是这样。 PLLatinum 软件不考虑这些杂散？我可以使用 CAL_CLK_DIV=1作为修复吗？这似乎违反了数据表(第43页)。

0 admin 6 年多前

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尊敬的 David：

串扰杂散、如该状态机时钟杂散、即使不是不可能、也很难建模。 PLL SIM 不考虑这种杂散。
CAL_CLK_DIV = 0、1、2或3是可能的。目标是确保最大值不违反200MHz 的状态机时钟。
由于 VCO 校准速度取决于状态机时钟、因此当 CAL_CLK_DIV > 0时、校准时间将更长。如果您不关心 VCO 校准时间、则可以自由地使状态机时钟更慢。

0 admin 6 年多前

TI__Guru**** 2563580 points

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谢谢

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