[参考译文] LKM04616

谢谢 Shlomi、

我建议如下：

CLKout0：240MHz 连续 OSCin SYSREF
CLKout1：240MHz ADC DEVCLK

CLKout2：240MHz 脉冲同步引脚 SYSREF
CLKout3：240MHz 脉冲 ADC SYSREF

CLKout4：240MHz FPGA DEVCLK_1.
CLKout5：240MHz FPGA DEVCLK_2.

CLKout6：240MHz 脉冲 FPGA SYSREF
CLKout7：240MHz 脉冲 FPGA SYSREF

CLKout8：未使用(较低串扰)
CLKout9：未使用(较低串扰)

CLKout10： 150MHz FPGA RING1 REF
CLKout11： 150MHz FPGA RING2参考

CLKout12：未使用
CLKout13：10MHz 输出

CLKout14：100MHz LMX2594
CLKout15：100MHz FPGA PCIe REF

这实现了以下几个目标：

• 所有连续时钟被分组、所有脉冲时钟被分组。 如果需要单独请求一对分组脉冲 SYSREF 输出、则可以在输出缓冲器处暂时关闭不需要的输出。
• 与240MHz、150MHz 和100MHz 信号的串扰隔离
• 我建议将 LMX2594时钟增加到100MHz、以利用高相位检测器频率。 另一方面、这可能会引入不需要的小数杂散；在这种情况下、将100MHz FPGA 时钟放在 CLKout12/13上、并将 CLKout14/15上的10MHz 组合在一起。

如果您需要重新排列 LMK04616上的输出位置以简化布局、这也是可以的。 只需确保在上面列出的两对中移动它们。

我还检查了频率、您应该能够使用6000MHz 的 VCO 频率和5的后分频器来实现列出的每个频率。