[参考译文] LMK04828：使用 CLKIN/FIN/FBCLKIN 作为 PLL2的基准时钟输入

您突出显示的路径旨在用作 PLL 反馈路径，通常用于通过外部路径将输出时钟路由回 PLL2来执行0延迟。 出于大多数目的、您可以更简单地在内部使用 CLKout6或 CLKout8进行0延迟反馈。

虽然从技术上讲、您可以将此路径用作参考、然后将输出时钟路由到 OSCin 以提供反馈路径(并有效地翻转 PLL 参考和馈送路径)-您不希望这样做、因为它会破坏 VCO 校准。

如果您需要一种将 CLKin1连接到 PLL2基准的方法、请考虑引脚兼容性和对 LMK04832进行编程。 这允许 CLKin1连接到 PLL2基准。 请注意、LMK04828和 LMK04832之间的输出格式稍有不同。 这在 LMK04832上非常方便、因为这些 CLKin1引脚可用作 PLL1基准、PLL2基准或时钟分配。

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Timothy