[参考译文] TPL5111：计算电阻以确定 DRV 使能时序

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/801490/tpl5111-calculate-resistance-to-determine-drv-enable-timing

您好！

我的客户提出了以下问题：

他们希望以 使 DRV 使能时间始终至少为85秒的方式计算 TPL5111的电阻。 它们考虑了振荡器的最坏情况容差 (tOSC 规格数据表 pg5)、时间间隔设置的最坏情况容差 (TIP 规格数据表 pg 5)、 tDRVn = tP-50ms (数据表 pg5)以及 量化误差(数据表 pg 14)、 当然还有电阻器本身的容差。

对于它们来说、 并不是完全清楚尖端规格和量化误差之间的关系。  量化是否已隐式‘时间间隔设置准确度’，或者它们是否必须考虑0.6%和消化误差？

提前感谢您。