[参考译文] LMK04826BEVM：在不馈送输入时钟的情况下获取时钟输出。

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Other Parts Discussed in Thread: LMK04826BEVM, LMK04826

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/826556/lmk04826bevm-getting-clock-outputs-without-feeding-input-clocks

器件型号：LMK04826BEVM
主题中讨论的其他器件： LMK04826

我们购买了用于内部测试目的的评估(LMK04826BEVM)板。

我们有以下查询

1)我们在不馈送时钟输入的情况下获得输出(隔离式板载振荡器)

2) 2)我们甚至在通过 TICSPro 软件禁用 PLL1和 PLL2之后也会获得输出。

6 年多前

0 admin 6 年多前

TI__Guru**** 2864100 points

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Bharathkumar、您好、

LMK04826具有一个内部 VCO、该 VCO 具有与 PLL 断电分开的断电控制(VCO_PD、VCO_LDO_PD)。如果 VCO 未断电、并且 VCO_MUX 被分配给其中一个 VCO 信号、则 VCO 和因此输出仍将振荡开环。请通过设置 VCO_PD = 1和 VCO_LDO_PD = 1确认 VCO 已断电、并再次检查输出。

此致、

0 admin 6 年多前

TI__Guru**** 2864100 points

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感谢您的回答

1) 1) 即使在选择断电(VCO_PD、VCO_LDO_PD)选项后，我们也会在输出上产生噪声。

2) 2)选择以下点后、工具中的 VCO/时钟分配频率显示为0MHz。请查找软件屏幕截图

CLKin1=0MHz

OSCin=0 MHz

OSCin Source =外部 VCXO

问题是获得时钟输出、甚至 VCO/时钟分配频率在软件中显示为0MHz。

3) 3)我们将三个 LMK04826用于 JESD204B。我们希望三个 LMK 同步。建议使用哪个输入(CLKin0、CLKin1、CLKin2、Oscin)来启用所有输出。如果可能、请向我们提供时钟方案、说明如何为 JESD204B 连接多个器件。

4) 4)这些输出是取决于输入时钟还是从内部 VCXO 生成？？

此致、

0 admin 6 年多前

TI__Guru**** 2864100 points

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Bharathkumar、

在屏幕截图中、我观察到存在"未连接器件"指示器、并且 VCO_PD 和 VCO_LDO_PD 位设置为0。为了更好地解决这个问题、您能否将 TICS Pro 配置为您认为不应存在输出频率的状态、使用"File"->"Save"生成包含设置的.TCB 文件、然后上传此文件以供我检查？
该软件不是像 JTAG 调试链那样的实时寄存器映射。该软件具有许多字段、可通过用户输入和软件侧寄存器设置的组合进行计算和推断。从用户指定的 CLKIN/OSCin 设置、PLL2 R 分频器和 PLL2 N 分频器推断 VCO 频率。因此、软件可以说 VCO 频率为0Hz、但这不会在 IC 内部以某种方式强制 VCO 频率为0Hz -数据表中对 VCO 频率范围进行了表征。实际上、在屏幕截图中、VCO 频率框以红色突出显示；将鼠标悬停在 VCO 频率框上将显示一个工具提示、指示0Hz 不是 VCO 的有效频率。
考虑将未使用或禁用的输出的输出格式更改为"断电"。
LMK04826输出从时钟分配频率分频、时钟分配频率是 VCO_MUX 的输出。 VCO_MUX 有三种配置：用于分配模式的 VCO0、VCO1和 CLKin1。分配模式使得 LMK04826的运行方式与 CLKin1输入的缓冲器/分频器类似。 VCO0和 VCO1至少要求 PLL2有效并锁定到由 OSCin 供电的频率。如果 LMK04826用作级联 PLL、OSCin 输入由 PLL1中的 VCXO 驱动、该 VCXO 用作输入 CLKin0、CLKin1和 CLKin2的参考之一。因此、有许多配置允许使用所有输出、具体取决于系统需求。
确保多个 LMK04826同步是一个有点复杂的主题。有多种方法可以在多个器件之间建立同步。此帖子中的 PowerPoint 是可用方法的良好概述。我无法在 E2E 帖子中设计系统、但我可以查看系统配置并提出建议。
e2e.ti.com/.../Multi_2D00_LMK-SYNC.pptx
输出将始终与输入相关：
1. 在分配模式下、输出=输入/CHDIV
2. 使用 PLL2、输出=输入* NDIV2 /(RDIV2 * CHDIV)
3. 使用 PLL1和 PLL2、输出=输入* NDIV1 * NDIV2 /(RDIV1 * RDIV2 * CHDIV)
  请注意、CHDIV 可以是通道分频器或 SYSREF 分频器、具体取决于为输出选择的源。

此致、