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CDCE62005无法锁定并输出 DAC3484EVM 卡上的131.072MHz FPGA 时钟输出。 连接到平衡-非平衡变压器的 LMK04828BEVM 的时钟输入为153.6MHz LVPECL20、以生成 J9连接器的单端输入。 无论153.6MHz 输入咔嗒板是否连接,PLL 都不会锁定,输出漂移至138.197MHz。 我在4个月前做过这个工作,但现在 PLL 似乎不会锁定。
今天早上、它加电、加载、输出正确的频率、但 D1锁定 LED 未亮起。 按下唤醒按钮似乎没有效果。 该 PLL 滤波器是否对温度敏感? 下面是通过 DAC3484EVM 软件控制 GUI 进行的 CDCE62005 VCO 设置
您好 Ron、
您能否检查/尝试以下操作:
1) 1)确保平衡-非平衡变压器输出/CDCE62005输入满足 CDCE62005的输入要求。
2) 2)如果可能、尝试查看 PLL 是否与 EVM 上的19.2 TCXO 锁定。 这可能需要一些附加设置。
3) 3)请参阅 CDCE62005数据表中的"8.3.8 VCO 校准"、以便在输入频率有效时开始重新校准。
我希望这些步骤对调试有所帮助。