根据第10.2节功能方框图(第27页)中的图表、它指示 OUT7输出可连接到 PRIREF 输入。 我们的设计使用此连接、我们在 OUT7 10MHz 输出端看到400kHz 杂散、但 PRIREF 10MHz 输入没有此400kHz 杂散。 我们需要了解该杂散是如何产生的?
谢谢、
Laurie
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您好 Laurie、
我在400kHz 时没有看到任何杂散信号。 我假设您没有使用 TI EVM、因此请检查您的电路板上是否有任何外部400kHz。 我调整了一些寄存器以提高器件性能: e2e.ti.com/.../lmk_5F00_reg_5F00_list_5F00_IDO_5F00_18_5F00_9_5F00_19_5F00_TI.tcs
此致、
Hao
附件中捕获了19.2MHz (OUT2)单端时钟、显示有400kHz 杂散。 该时钟由 clk_config_012319_lb_from _TI.TCS 文件生成。
您提供的最新 lmk_reg_list_IDO 18_9_19_TI.TCS 没有此400kHz 杂散。 我们需要了解如何避免产生任何杂散。 您能否突出显示为消除这种杂散而进行的更改?
谢谢、
Lauriee2e.ti.com/.../LMK03328_5F00_400KHz_5F00_spur.pdfe2e.ti.com/.../clk_5F00_config_5F00_012319_5F00_LB_5F00_from_5F00_TI.TCSe2e.ti.com/.../0842.lmk_5F00_reg_5F00_list_5F00_IDO_5F00_18_5F00_9_5F00_19_5F00_TI.tcs
您好 Laurie、
很清楚、配置有三个版本。 您发送给我的原始版本不会产生400kHz 杂散(但它会产生其他杂散)。 您刚才发送的"clk_config_012319_lb_from _TI"确实包含400kHz 杂散。 我发送给您的版本优化了环路滤波器设置等。 一般而言、出现400kHz 杂散的原因是 PLL 小数阶被设置为一阶、而它应该是三阶。 这背后的理论解释有点复杂、但如果您有兴趣、可以参考一些 PLL 文献、例如 Dean Banerjee 的 PLL 书籍。
通常、使用"向导"页面进行频率规划、而不是尝试自己确定 PLL 设置。 它已经过测试、非常可靠。 这实际上是我为生成该配置文件而执行的操作。 如果您看不到最新版本的 Ticspro、请下载该页面。 如果有多个选项、请选择具有最高"分数"的选项。
此致、
Hao