[参考译文] LMK01801：LMK01801时钟输出问题

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/865059/lmk01801-lmk01801-clock-output-issue

器件型号：LMK01801

我们在设计中使用以下 TI 时钟缓冲器。

LMK01801双时钟分频缓冲器。

我们在测试期间有两个查询、它们在时钟分频器输出方面面临一些问题、

问题：1.

时钟分频器输入<= 2.5GHz，我们将按预期获得输出(获得高达1.25GHz 的分频/2输出)。高于>= 2.5GHz 输入，输出不会出现。

问题：2.

时钟分频器输出、获取100MHz、输出杂散。查找捕获的基准图像。

测试条件：

输入时钟频率：2.7GHz

输入功率级别：0dBm 和+5dBm。

输入信号：正弦波、单端、交流耦合。

测试结果：

输出频率：CLKOUT4_P、CLKOUT4_N 中为1.35GHz (2分频)

输出功率：-9dBm

请就该问题提出解决方案。

6 年多前

0 admin 6 年多前

TI__Guru**** 2524380 points

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Sangeetha,

虽然该器件的工作频率高达3.1GHz、但有几个因素可能会限制器件的频率、例如：

如果您打开了模拟延迟、则会限制频率

分频器的工作频率更高、但有两个分频器。确保对第一个分频器进行分频、而不是对第二个分频器进行分频。

至于杂散、我看到有两种可能

1. 如果有任何其他组正在运行，请确保这不是某种串扰产物。例如、如果一个输出为400MHz、另一个输出为500MHz、则可以得到100MHz 杂散= GCD (500MHz、400MHz)。

2、看一下这个图、看起来有点脏、可能不是正好在100MHz。如果您要推动分频器来满足其设计的规范(如果您使用第二分频器、则为1.6GHz)、则分频器可以达到一个开始跳过上升沿的点、从而产生看起来像毛刺的效果。现在、这仅适用于违反规范并尝试将第二个分频器推至2.7GHz 输入的情况。如果除以第一个分频器、它的工作频率应为3.1 GHz。

此致、
Dean

0 admin 5 年多前

TI__Guru**** 2524380 points

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尊敬的 Banerjee：

请您回复。

这些是我们在测试过程中注意到的观察结果。

如果您打开了模拟延迟、则会限制频率、

观察结果：使用 FR-4介电材料时，其净路径长度为2471.9698 MIL。

分频器的工作频率更高、但有两个分频器。确保对第一个分频器进行分频、而不是对第二个分频器进行分频。

观察结果：我在引脚控制模式下使用分频器。

至于杂散、我看到有两种可能

观察结果：FPGA 参考时钟为50MHz。

观察结果：是的，它是1.25GHz 和1.45GHz 杂散，影响输出频率为1.35GHz。

0 admin 5 年多前

TI__Guru**** 2524380 points

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您好、Sangeetha、

对于引脚控制模式、当启用输出分频器(或输出分频器>1)时、我希望输出限制为1600MHz、因为输入多路复用模式是旁路模式。

不清楚是什么导致100MHz 杂散。这是否可能与50MHz FPGA 参考时钟混合？也许这些信号的走线在 PCB 上太近、导致串扰。正如 Dean 提到的、它也可能是在频率过高时使用分频器产生的伪影。

此致、
通道

时钟和时序（参考译文帖）

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