[参考译文] LMK00804B：我们能否悬空未使用的输入 CLK/CLKn 引脚和 SCH 帮助回顾

谢谢、Lane。

您好、Lane、

我需要另一个问题。 我们计划向 LMK00804B 添加备用 LVDS 输入。 对于 LVDS 输入接口、我们参考数据表图16、它是直流耦合。 它是否还支持 LVDS 输入的交流耦合？ 我假设答案是否定的、 假设它的输入级没有适当的自直流偏置电压。

谢谢！

您可以使用交流耦合 LVDS 输入。 它将起作用、因为 CLK 引脚具有51k 下拉电阻器、而 nCLK 引脚具有内部51k 上拉电阻器和51k 下拉电阻器。 如果您连接交流耦合 LVDS 输入、它将偏置为大约~ VDD/3的共模、这在该器件的有效 V_ICM 范围内(请参阅数据表表表表7.8)。

此致、
通道

谢谢、Lane。

我会将其连接到兼容的交流和直流耦合。 如下所示。 另一个问题是如何决定100欧姆和交流电容器的相对位置、如图中所示？ 我们应该交换他们的位置吗？

我是否可以问为什么它将是~VDD/3 Biasd？ 我以前曾认为 CLK 将偏置为0V、CLKn 将偏置为 VDD/2。   

请交换电阻器和电容器位置、以便100欧姆负载直接连接到差分时钟输入。

您理解正确：CLK 由51k 下拉电阻器在内部偏置至 GND、而 nCLK 由51k 上拉电阻器和51k 下拉电阻器在 VDD/2处进行内部偏置。 然而、放置外部100 Ω 差分负载 R243会改变电路、从而改变直流偏置。 如果我们计算/仿真等效电路、我们将有效地看到 CLK 和 nCLK 之间具有极小直流失调电压的100欧姆差分负载。

此致、
通道

您好、Lane、

明白。 100欧姆电阻将影响直流偏置电压、而 ME 忽略了该电压。

对于电容和电阻器位置、由于我们的上游驱动器是 AD9528时钟 IC、因此需要100 Ω 和下游接收器之间的电容、如图20所示。 这似乎与您的建议相冲突。

此问题是否有一般规则？ 我曾与 TI 和 ADI FAE 讨论过、似乎每个人都有不同的意见、有些人也认为没关系、这让我很困惑。

你怎么看？

再次感谢。

你好、Lane、你能帮我检查我的最后一个回复吗？ 谢谢！
波 伊德·波伊德

通常、将终端组件放置在尽可能靠近发送器/接收器的位置。 但是、它也取决于接收器的输入结构/输出结构。 要使用图20中的连接、理想情况下需要找到一个指定接受交流耦合输入的接收器(接收器输入结构生成直流偏置)。

此致、
通道