[参考译文] 定制锁相环设计

尊敬的 Dean：

至于比较时钟、如果时钟具有相同的抖动、则12.5GHz PLL 应恰好比25GHz PLL 高6dB。

当抖动相同时、如果12.5GHZ 时钟比25GHZ 时钟高6dB、那么更好的是6 db。

此致
-Pankaj

您好！

使用 PLLatinum Sim

我尝试使用 PLLatinum sim (自定义 PLL)在 PLL 环路带宽为2MHz 时获得150fs 的抖动、我尝试了 R1、C1、C2的各种组合。 但是、如果我得到抖动、我就不会得到 PLL 环路带宽、反之亦然。 电流 I 从5mA - 15mA 变化。 电流越高。 我应该为150fs 抖动消耗多少电流。 如果我使用大电流、它仍然无法提供正确的结果。 我添加了 VCO 噪声、晶体噪声(-145dBc/Hz) 我使用的积分限制从1MHz 到 FCLK/2。 FCLK 为12.5GHZ..Application 为25GBPS SERDES。

为了获得150ps 的电流、R1值以欧姆(47欧姆)为单位、C1和 C2为250pF 和8200pF (不要记住确切值)、但过高。

如何获得150ps 的抖动和1MHz-5MHZ 的 PLL 环路带宽。  如果我将 ICP (Kpfd)增加到50mA 或更高、或者不建议这样做。 如果我们使用这种电流、那么电容器的 ESR 可能会像 LDO 稳压器中一样重要。

我必须对25GHZ PLL 时钟执行相同的练习、然后确定哪 种 PLL (12.5GHZ 或25GHZ)在25GBPS SERDES 的性能方面更好。

此致

-Pankaj

至于 PLL 噪声、PLLatinum Sim 假设 PLL 的"定制"器件具有非常高的噪声。 因此、如果您认为 PLL 不现实、那么您唯一的选择就是禁用 PLL 噪声并假设输入基准主导 PLL。

以上消息

===================================

1)什么是 PLL 噪声。 我已经启用 LPF 噪声、输出分频器噪声、VCO 噪声(我已经执行了手动覆盖，并从频率中的相位噪声图中添加了 VCO 相位噪声数据)、晶体振荡器噪声。 如果我禁用 PLL 噪声 、我将获得良好的抖动数。 我的 LC VCO 频率仿真中的 VCO 噪声为1.77ps、积分限值范围为12.5kHz 至 FLCK/2、积分限值范围为1MHz 至 FLCK/2。  FCLK 为12.5GHZ.. 此外、对于定制 PLL、我应该输入 PLLatinum sim 中的实际 PLL 噪声是多少、或者我应该将其禁用并假设其与 Cadence 仿真中获得的 VCO 噪声一样高、为41fs。

2) 2)此外、假设积分限 值 I AM 为1MHz 至 FCLK/2。 FCLK 为12.5GHZ。 如果我假设积分下限为12.5kHz、则抖动数会增加。 我被告知使用较低的积分限制。 有人告诉我、这取决于应用。 因此、对于我们的应用25Gbps SERDES、我必须假设积分限值较低为12.5kHz 或1MHz、以计算 rms 随机相位抖动或更高。 请告诉我您的想法。

请告诉我

此外、我在 Cadence 中针对 12.5GHz 和25GHZ 模拟了独立 VCO。 25GHZ VCO 的 RMS 抖动是12.5HZ VCO 的 RMS 抖动的一半。 25GHZ 的 KVCO 是12.5GHZ 的两倍。

原因是当我们在 Cadence 中执行独立 VCO 时，PLL 环路不正确。 抖动。  

因此 、根据 Cadence 中的仿真、我应该选择25GHZ VCO、因为抖动规格更好。

当我将 PLL 置于 闭环中时、PLL 在12.5GHz 时表现出的抖动将小于25GHz、即使 VCO 的行为相反。 你有什么想法。

谢谢

另一个问题是、我使用 ICP 作为50mA、正如您所建议的那样、我将获得所需的环路带宽。 当我在电路中执行电荷泵时、我应该为 UP 网络提供电流源、并且 DN 网络的电流源各为50mA。 我是对的。 因此、对于单端电荷泵、顶部将有50mA 的 PMOS 电流源、底部将有50mA 的 NMOS 电流源。 请提供建议。

至于 PLL 噪声、PLLatinum Sim 假设 PLL 的"定制"器件具有非常高的噪声。 因此、如果您认为 PLL 不现实、那么您唯一的选择就是禁用 PLL 噪声并假设输入基准主导 PLL。

以上消息。 您尚未回答以下问题。 请您回复

====================================================================================================================================================================================================================================================================================================================================================================================================================================================================================================================================================================================================================================================================================================================================================================================================================================================================================================================================================

1)什么是 PLL 噪声。 我已经启用 LPF 噪声、输出分频器噪声、VCO 噪声(我已经执行了手动覆盖，并从频率中的相位噪声图中添加了 VCO 相位噪声数据)、晶体振荡器噪声。 如果我禁用 PLL 噪声、我将获得良好的抖动数。 我的 LC VCO 频率仿真中的 VCO 噪声为1.77ps、积分限值范围为12.5kHz 至 FLCK/2、积分限值范围为1MHz 至 FLCK/2。 FCLK 为12.5GHZ.. 此外、对于定制 PLL、我应该输入 PLLatinum sim 中的实际 PLL 噪声是多少、或者我应该将其禁用并假设其与 Cadence 仿真中获得的 VCO 噪声一样高、为41fs。

2) 2)此外、假设积分限值 I AM 为1MHz 至 FCLK/2。 FCLK 为12.5GHZ。 如果我假设积分下限为12.5kHz、则抖动数会增加。 我被告知使用较低的积分限制。 有人告诉我、这取决于应用。 因此、对于我们的应用25Gbps SERDES、我必须假设积分限值较低为12.5kHz 或1MHz、以计算 rms 随机相位抖动或更高。 请告诉我您的想法。

请告诉我

3) 3)此外、我在 Cadence 中针对12.5GHz 和25GHZ 模拟了独立 VCO。 25GHZ VCO 的 RMS 抖动是12.5HZ VCO 的 RMS 抖动的一半。 25GHZ 的 KVCO 是12.5GHZ 的两倍。

原因是当我们在 Cadence 中执行独立 VCO 时，PLL 环路不正确。 抖动。

因此、根据 Cadence 中的仿真、我应该选择25GHZ VCO、因为抖动规格更好。

当我将 PLL 置于闭环中时、PLL 在12.5GHz 时表现出的抖动将小于25GHz、即使 VCO 的行为相反。 你有什么想法。

嗨、Dean、

1) 1) PLL 归一化1/f noise.in 您之前的消息是什么意思。

2) 2)积分限制的决定因素。 是 PLL 环路带宽还是 SERDES、SONET 等应用。

3) 3) 您在回复中提到以下内容：

我认为您所说的是、对于12.5GHz、当您将其锁定到 PLL 时、您会获得更好的抖动、这正是人们所期望的。 但是、这取决于您的集成限制。 如果您使用12.5kHz、这是有道理的。 但是、我想知道这是正确的集成限制、还是应该有更高的限制。 如果它应该高得多、那么您会发现将它锁定到 PLL 不起作用。

您能否解释一下为什么如果集成带宽更高、那么锁定到 PLL 不会如您上面所述有所帮助

我已经针对12.5GHz 和25GHZ 频率在节奏中完成了独立的 VCO。 我使用 PSS 和节奏中的相位噪声分析计算两个时钟频率的 RMS 随机相位抖动。

。 与 根据  VCO 的噪声传递函数预期的12.5GHz VCO 相比、25GHz VCO 可提供更好的 RMS 随机相位抖动。 我还没有设计完整的 PLL。 我正在进行 PFD、CP 和 VCO。 然后是分频器 等

此致

-Pankaj

最后问题、

1) 1)如何使 VCO 噪声和 PLL 噪声交叉(变得相等)以获得最佳的 PLL 环路带宽。换句话说、对于 PLL 环路带宽、VCO 和 PLL 噪声相互交叉。

2) 2)如果 PLL 时钟频率为12.5GHz 或25GHz、PLL 环路带宽应是多少。 我认为重要  的是输入参考频率。频率小于 wref/10到大于 wref/100可设置为 PLL 环路带宽。 如果 Wref=100MHz、则 PLL 环路带宽将介于10MHz- 1MHz 之间。 我是对的。

3) 3)如果积分限制高于 PLL 环路带宽、则抖动并不重要、正如您所说的那样

4) 4)如果我有25Gbps SERDES、那么积分限制将是什么。 如果积分限制远高于 PLL 环路带宽、则抖动无关紧要。 您是否了解任何有关基于 SONET、SERDES 等应用程序的集成限制的文档或文献 我不清楚位周期和帧周期、以及基于载波恢复环路的下限。 您是否在讨论时钟数据恢复。 我的 PLL 位于 SERDES 中的发送器 PLL 中

感谢你的帮助。

此致

-Pankaj