[参考译文] LMK04828BEVM：LMK04828BEVM DCLK0输出电平、用于驱动 J9上的 DAC3484EVM CLKIN (即 CDCE62005外部时钟输入)

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Other Parts Discussed in Thread: CDCE62005, DAC3484, CDCM7005

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/785267/lmk04828bevm-lmk04828bevm-dclk0-output-levels-to-drive-dac3484evm-clkin-on-j9-i-e-to-the-cdce62005-external-clock-input

器件型号：LMK04828BEVM
主题中讨论的其他器件：ADC-WB-BB、 DAC3484EVM、 CDCE62005、 DAC3484、 CDCM7005

我将驱动来自 CLKout0/CLKout0*的1个1Vpp 153.6MHz LVPECL20 +/-信号、并连接到连接到 DAC3484EVM 的 J9 CLKIN 输入的 ADC-WB-BB 平衡-非平衡变压器。该信号衰减为24mVpp 信号、该信号位于板载 CDCE62005 PRI REF+输入的200mV 直流偏置上。我不认为这个外部时钟正通过时钟芯片提供返回 FPGA 的时钟输出。 FPGA_CLKOUTP 和 FPGA_CLKOUTN 上的输出均为2.72VDC。我已经连接了 DAC3484EVM 寄存器设置文件。

e2e.ti.com/.../DAC3484EVM_5F00_setup_5F00_registers.txt

5 年多前

0 admin 5 年多前

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校正... R49 49.9欧姆电阻器上的 J9信号为380mVpp、交流耦合到板载 CDCE62005时钟发生器、抖动消除器的 PRI REF+输入的2V 直流偏置。

0 admin 5 年多前

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尊敬的 Ron：

您是否曾尝试从平衡-非平衡变压器上移除端接电阻器 R1和 R3？如果这样做并且在 J9进行探测没有帮助、您可能还需要在 LVPECL 驱动器附近引入源端接。每条走线串联22欧姆将是一个很好的起点。

此致、

0 admin 5 年多前

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谢谢。我会尝试一下...

0 admin 5 年多前

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因此、我从平衡-非平衡变压器中移除了 R1和 R3。通过使用 LVPECL20输出驱动器从 CLKout0+/-驱动、空载153.6MHz 时、我可以得到600mVpk ir 大约1.2Vpp。当我连接到 DAC3484EVM 板的 J9时、平衡-非平衡变压器输出端的信号电平会降至425mVpk 或856mVpp。 C53/R50结处的信号电平约为350mVpk 或720mVpp。信号也很抖动。我似乎无法从 LM04828B_EVM CLK0out0+/-获取稳定信号。频率看起来是正确的、但信号远离固定信号。似乎具有某种调制。 PLL1和 PLL2都锁定在 LMK04828B_EVM 上。附件是两个电路板的设置文件。 LMK04828B 设置文件实际上是.TCS、但附件回形针不允许我附加具有该扩展名的文件。

e2e.ti.com/.../LMK04828_2D00_dual_2D00_loop_2C00_-10-MHz-to-122.88-MHz-to-3072-MHz-to-153.6-MHz.txt

e2e.ti.com/.../8244.DAC3484EVM_5F00_setup_5F00_registers.txt

0 admin 5 年多前

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ADC-WB-BB 平衡-非平衡变压器的输出为单端。您是否建议将0欧姆串联电阻替换为22欧姆？因此、我从平衡-非平衡变压器中移除了 R1和 R3。通过使用 LVPECL20输出驱动器从 CLKout0+/-驱动、空载153.6MHz 时、我可以得到600mVpk ir 大约1.2Vpp。当我连接到 DAC3484EVM 板的 J9时、平衡-非平衡变压器输出端的信号电平会降至425mVpk 或856mVpp。 C53/R50结处的信号电平约为350mVpk 或720mVpp。信号也很抖动。我似乎无法从 LM04828B_EVM CLK0out0+/-获取稳定信号。频率看起来是正确的、但信号远离固定信号。似乎具有某种调制。 PLL1和 PLL2都锁定在 LMK04828B_EVM 上。附件是两个电路板的设置文件。 LMK04828B 设置文件实际上是.TCS、但附件回形针不允许我附加具有该扩展名的文件。

e2e.ti.com/.../3240.LMK04828_2D00_dual_2D00_loop_2C00_-10-MHz-to-122.88-MHz-to-3072-MHz-to-153.6-MHz.txt

e2e.ti.com/.../1106.DAC3484EVM_5F00_setup_5F00_registers.txt

0 admin 5 年多前

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尊敬的 Ron：

此时、我们不怀疑 DAC3484EVM 会导致问题。将来、如果我们这样做、这些问题就必须在 DAC 论坛中提出。

您能否在 C53/R50节点(CDC-PRIREF+)处提供抖动且显示某种调制的信号示波器截图？

此致、

0 admin 5 年多前

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这是来自 CLKout0输出的153.6MHz 正弦波、通过 ADC-WB-BB 平衡-非平衡变压器连接到 DAC3484EVM 上的 CLKIN J9。在 C53/R50结处测量 TP8 GND。我的 DAC3484EVM 设置是否存在对 J9时钟输入上的该信号无响应的问题？

e2e.ti.com/.../5344.DAC3484EVM_5F00_setup_5F00_registers.txt

0 admin 5 年多前

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尊敬的 Ron：

首先，让我们检查 DAC348XEVM 上 CDCE62005的跳线。

JP4、分流器2-3

JP5、分流器1-2

JP6、分流器1-2

这应使 PRIREF 有效、CDCE62005通电、并使 PRIREF 输入端接直流偏置+ 50 Ω。

由于输入了153.6M、并且需要 CDCE62005中的491.52M、我使用 EVM 软件配置了 CDCE62005。我在这里附加了配置。它使用内部环路滤波器组件、因此我认为这应该会给您一个锁、使您的 CDCE62005开始退出 LVPECL 491.52MHz。

e2e.ti.com/.../CDCE62005_5F00_2019_5F00_03_5F00_27.ini

此致、

0 admin 5 年多前

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是的。这些设置正确。以下是此卡上的跳线设置：

JP2 1-2 DAC3484 TXENABLE
JP3 2-3 DAC3484睡眠(这个是正确的吗？它被称为默认设置)
JP4 2-3 CDCE62005主输入 LVPECL 偏置使能
JP5 1-2 CDCE62005基准输入选择
JP6 1-2 CDCE62005断电
JP7 1-2 (IN) 19.2MHz TXCO 使能(这个是正确的吗？我不应该在我的应用程序中将这个保持打开状态？)
JP8 1-2 (IN) SPI 连接断点。这允许在需要故障排除时将 SPI 连接路由到外部系统。
JP9 1-2 (IN) SPI 连接断点。这允许在需要故障排除时将 SPI 连接路由到外部系统。
JP10 1-2 6V 输入选择。 J18上的默认值为6V。
JP11开路
JP12 1-2 (IN) SPI 连接断点。这允许在需要故障排除时将 SPI 连接路由到外部系统。
JP13 1-2 (IN) SPI 连接断点。这允许在需要故障排除时将 SPI 连接路由到外部系统。

我要进行的时钟设置为153.6MHz CLKIN、131.072MHz FPGA_CLKOUT (CDCE62005输出 Y3)和512MHz DACCLK (CDCE62005输出 Y2)

我尝试通过 DAC3484EVM 软件控制 GUI 加载您的设置：

加载 CDCM7005配置寄存器时出错。请检查文件格式。

我认为 INI 文件用于我没有的 CDCE62005 EVM 板。

0 admin 5 年多前

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Ron、

131.072MHz 没有采用153.6MHz 输入时钟的 LCM。 FPGA 是否可以支持其他频率？

通过 CDCE62005 EVM 软件、您可以使用频率规划器并输入您的基准频率和所需的输出。当有解决方案时、您还将能够选择 PFD。我建议将 PFD 频率保持在5MHz 以下。

尝试在 CDCE62005 EVM 软件中加载此 INI 文件、并根据中 FPGA 支持的参考时钟更新 U3输出频率。

e2e.ti.com/.../CDCE62005_5F00_2019_5F00_03_5F00_28.ini

此致、

0 admin 5 年多前

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Ron、

跳线设置：
JP2 1-2 DAC3484 TXENABLE
好的
JP3 2-3 DAC3484睡眠(这个是正确的吗？它被称为默认设置)
这看起来是正确的。睡眠是一个高电平有效信号、因此对地分流将使 DAC 保持唤醒状态。
JP4 2-3 CDCE62005主输入 LVPECL 偏置使能
好的
JP5 1-2 CDCE62005基准输入选择
好的
JP6 1-2 CDCE62005断电
好的
JP7 1-2 (IN) 19.2MHz TXCO 使能(这个是正确的吗？我不应该在我的应用程序中将这个保持打开状态？)
没关系。 TCXO 连接到次级输入、您正在使用初级。
JP8 1-2 (IN) SPI 连接断点。这允许在需要故障排除时将 SPI 连接路由到外部系统。
好的
JP9 1-2 (IN) SPI 连接断点。这允许在需要故障排除时将 SPI 连接路由到外部系统。
好的
JP10 1-2 6V 输入选择。 J18上的默认值为6V。
好的
JP11开路
好的
JP12 1-2 (IN) SPI 连接断点。这允许在需要故障排除时将 SPI 连接路由到外部系统。
好的
JP13 1-2 (IN) SPI 连接断点。这允许在需要故障排除时将 SPI 连接路由到外部系统。
好的

此致、

0 admin 5 年多前

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看起来我现在在 Y3上获得了131.072MHz 的输出。从频谱分析仪上看、这些输出频率周围似乎有一些 BW、但我可以使用它。感谢您在环路滤波器工具以及将寄存器集从 CDCE62005 EVM ini 传输到 DAC3484EVM 设置文件方面的帮助。这是关键。

时钟和时序（参考译文帖）

时钟和时序（参考译文帖）(Read Only)

[参考译文] LMK04828BEVM：LMK04828BEVM DCLK0输出电平、用于驱动 J9上的 DAC3484EVM CLKIN (即 CDCE62005外部时钟输入)