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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/784613/lmx2572-multiplier-input-frequency-range
您好！
在 LMX2572的数据表中、如果 Mult≥3、则乘法器输入频率最大为40MHz。
但是、我们要将48MHz 乘以3、以获得144MHz 基准、从而获得更好的杂散性能。
将48MHz 乘以3可能存在什么问题？
谢谢、
Muharrem Kara
Noel、您好！
非常感谢您的回复。
我们将48MHz 除以2、然后再乘以6、将 FPD 升压至144MHz。
但是、它会在470MHz 输出和100KHz 偏移时导致相位噪声降低2dB、正如预期的那样！
我认为，我们必须找到另一种解决办法。
Kara
您好 Hao、
是的、我们比较了48MHz 乘以2和3时的 PFD 杂散电平。
当48MHz 乘以3时、我们使用乘法器测量出更好的杂散性能。
另一方面、当我们尝试优化相位噪声和杂散性能时、 我们通常会测量具有比 TICS Pro 建议更高 PFD_DELAY 级别的更好的杂散性能、因为杂散从2增加到3或3增加到4。
将 PFD_DELAY 从2增加到3还是从3增加到4等是否正确？ PFD_DELAY 有任何约束吗？
