[参考译文] LMK04828：与 CLKout6级联的0延迟

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/811916/lmk04828-cascaded-0-delay-with-clkout6

器件型号：LMK04828

您好、Timothy、

一段时间后就跟进此问题。

我目前正在尝试弄清楚如何使用 LMK04828B 系统实现0延迟方案。您建议提供一个等于我的 SYSREF 频率的参考、我有一些后续问题。

两种0延迟模式之间有何差异？ (级联与嵌套)。似乎在嵌套模式下、VCXO 对 CLKIN 或 CLKouts 而言不是确定性的、为什么在级联模式下使用此模式？
是否可以调整 JESD204B 中的"K"参数、使我的 SYSREF 频率等于我的 OSCin 基准频率？ XO 的工作频率为122.88MHz。当 LMFS = 2441且采样率为245.76MSPS 时、如果我选择 K = 2、我可以实现122.88MHz 的最大 SYSREF 频率。因此、这将允许我将当前硬件用于0延迟模式。
最后、在0延迟模式下、反馈中似乎有几个参考选项- SYSREF、CLKout6、CLKout8和外部。我当前有一个未使用的 CLKout6 -我能否配置这些分频器以生成122.88MHz 时钟、在0延迟模式下将其用作反馈、并为我的 CLKins 和 CLKouts 实现确定性相位关系？

谢谢！

埃尔德里克

6 年多前

0 admin 6 年多前

TI__Guru**** 2553260 points

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您好、Eldrick、

[引述 USER="Jhoneldrick Millares">两种0延迟模式之间有何区别？ (级联与嵌套)。似乎在嵌套模式下、VCXO 对 CLKIN 或 CLKouts 而言不是确定性的、为什么在级联模式下使用此模式？[/quot]

由于只有 APLL1相位检测器位于基准和输出之间、因此嵌套可提供最佳的输入到输出相位变化。

由于 APLL1和 APLL2相位检测器都在基准和输出之间、级联的输入到输出相位变化不会那么好。但是、VCXO 现在对输入/输出具有确定性。

您可以运行嵌套+级联来获得两者的好处。

[引述 USER="Jhoneldrick Millares">是否可以调整 JESD204B 中的"K"参数、使我的 SYSREF 频率等于我的 OSCin 参考频率？ XO 的工作频率为122.88MHz。当 LMFS = 2441且采样率为245.76MSPS 时、如果我选择 K = 2、我可以实现122.88MHz 的最大 SYSREF 频率。因此、这将允许我将当前硬件用于0延迟模式。 [/报价]

我对 JESD204B 字母表参数不是很熟悉、但我希望是的、您应该能够调整参数来实现这一点。但是、您的能力可能取决于您从 JESD204B 器件中选择的灵活性或数据模式。

[引用 USER="Jhoneldrick Millares">最后、在0延迟模式下、反馈中似乎有几个参考选项- SYSREF、CLKout6、CLKout8和 External。我当前有一个未使用的 CLKout6 -我能否配置这些分频器以生成122.88MHz 时钟、在0延迟模式下将其用作反馈、并为我的 CLKins 和 CLKouts 实现确定性相位关系？ [/报价]

是的。同步后、所有这些相位都是确定性的、因此使用 CLKout6进行0延迟将为所有其他同步时钟提供所需的确定性、前提是 CLKout6频率结果为 GCD (时钟输入频率、时钟输出频率)=时钟输入频率、GCD (反馈频率、GCD (所有其他时钟输出频率))=反馈频率。这通常意味着反馈的时钟频率是最低频率。

即使不使用 CLKout6、也可以打开输出通道(使输出驱动器保持关闭状态)并将其用于0延迟反馈。使用未使用的时钟(或相位无关的时钟)的优势是、您可以通过调整 CLKout6上的延迟来操纵所有其他时钟的相位并将其转换为输入。

73、
Timothy

0 admin 6 年多前

TI__Guru**** 2553260 points

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谢谢！非常有帮助。两次跟进：

如果 CLKIN 和 CLKOUT 已经是相位确定性的、则具有 VCXO 相位确定性有何意义？

与上面我问的问题3相关-如果 SYSREF 的频率低于 CLKout6生成的时钟、并且我使用 CLKout6作为0延迟的反馈、我是否仍然可以预期 SYSREF 的相位确定性？在 JESD204B 标准中、该相位确定性对于实现确定性延迟是否重要？

0 admin 6 年多前

TI__Guru**** 2553260 points

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您好、Timothy、

请关注这项跟进工作！我将于明天开始新的时钟方案的工作。

最棒的

埃尔德里克

0 admin 6 年多前

TI__Guru**** 2553260 points

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[引述 USER="Jhoneldrick Millares">]如果 CLKIN 和 CLKout 已经是相位确定性的、则让 VCXO 相位确定性有什么意义？ [/报价]

如果您在系统中使用 OSCout、并且希望它与 CLKout 是确定性的、那么您需要这样做。

[引用 USER="Jhoneldrick Millares"]与我上面问的问题3有关-如果 SYSREF 的频率低于 CLKout6生成的时钟、并且我使用 CLKout6作为0延迟的反馈、我是否仍然可以预期 SYSREF 的相位确定性？[/QUERPLET]

它将取决于您的输入频率。例如：如果您有100MHz 输入和 100MHz CLKout6、则对于 GCD (100MHz、xxx MHz)= 100MHz 的100MHz 时钟和时钟、您将具有确定相位。如果您还有一个10MHz 的 SYSREF、则您将具有相位确定性、因为 GCD (100MHz、10MHz)= 10MHz 时、始终会有大约100MHz 的上升沿和10MHz 的上升沿。问题在于您是否希望在两个不同*的 LMK 器件的10MHz SYSREF 时钟之间实现相位确定性。在100MHz 基准的情况下、即使使用10MHz 反馈、由于100MHz/10 = 10MHz 的分频、也可能存在10种相位关系。在这种情况下、为了实现确定性、您需要提供10MHz 的基准并使用 SYSREF 进行反馈。在100MHz 频率下使用 CLKout6将再次导致10种可能的相位关系。

[引述 USER="Jhoneldrick Millares"]在 JESD204B 标准中，该阶段的确定性对于实现确定性延迟是否很重要？ [/报价]

一般不会如果您使用相同的 LMK04828为逻辑器件和转换器计时、则相位确定性与基准无关。但是您有两个或更多个 LMK 器件时钟逻辑器件/转换器... 那么、所有器件都具有相同的 LMFC 时钟(由 SYSREF 复位)的最简单方法是使用0延迟、其中基准频率= SYSREF 频率=反馈频率。

如果需要这个分布式系统并且提供 SYSREF 频率作为基准有问题、那么您可以在0延迟模式下运行 LMK 器件、使用 SYSREF 分频器作为反馈、其中 SYSREF 分频器产生与 LMK 基准相同的频率。设置重新计时的 SYSREF 模式。现在、您可以使用上游 LMK 器件为 CLKin0提供参考时钟和 SYSREF 时钟、以便 SYSREF 将确定性地重新计时到输出。

73、
Timothy

时钟和时序（参考译文帖）

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