工具/软件:WEBENCH设计工具
使用 LMK04828BEVM 的128MHz 输出作为第二 个 LMK04828BEVM 的 CLKIN1*输入 、以在350MHz 和490MHz 频率下生成两个 LVDS 输出、则会遇到类似的问题。 我是否还应该使用板载122.88MHz 振荡器来使 PLL 形成稳定的闭合? 时钟设计工具没有清楚地显示此输入的使用情况,因为 GUI 窗口的左上角只有一个输入时钟。
随附的是我使用时钟设计工具的设置、该工具不会锁定任何一个 PLL。 我已经尝试使用 NSC 时钟设计工具来试用链接的 WebBench 时钟架构工具、但无法让两者达成一致。 WebBench 工具不提供需要在 TICS Pro 工具中设置的 PLL1 R 和 N 分频器或 PLL 2 R、N 和 N 预分频器。
LMK04828双环路、128MHz 至122.88MHz 至2450 MHz 至350MHz 和490 MHz.txt
