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器件型号：LMK01801 我在 配置了引脚控制模式的多个设计中使用 LMK01801。
在其中一种设计中，我在 CLKin0输入端使用了具有1GHz 时钟的 LMK01801，并将 CLKout0-7设置为 LVDS 时钟 div 1 ( CLKoutTYPE_0和 CLKoutDIV_0 并设置为低电平)。
我将 CLKoutTYPE_1和 CLKoutTYPE_2设置为低电平、因此所有 CLKS 输出设置为 LVDS。
我使用 CLKout7 LVDS (1GHz )输出反馈 CLKin1。
当我将 EN_PIN_CTRL 设置 为低 电平并 将 CLKoutDIV_2设置为低电平 ( 如表5-2中所示、div x 8)时、我会按 预期在 CLKout12-13上获得125MHz (= 1GHz/8)的输出时钟。
但是 、当我将 EN_PIN_CTRL 设置 为高电平 并 将 CLKoutDIV_2设置为低 电平(如表5-3中所示的4分频)时 、我会在 CLKout12-13上获得500MHz 的输出时钟、该时钟与 div 2匹配、而不是 预期的250MHz (= 1GHz/4)时钟匹配。
我尝试在同样使用 LMK01801 的其他设计上实现相同的设置(使用不同的时钟600MHz)，并再次获得 CLKout12-13的输出，该输出按预期除以2 (300MHz)而不是4 (150Mhz)。
从上面的信件中可以看出、这是一 个常见的问题。
是否有任何解决方案？？？？？
