[参考译文] CDCI6214：如果 RESETN 上的4.7K Ω 上拉为高电平、则无时钟输出

admin

Other Parts Discussed in Thread: CDCI6214

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1177021/cdci6214-no-clock-output-if-4-7k-ohm-pull-high-at-resetn

器件型号：CDCI6214

尊敬的团队：

我们使用 CDCI6214、但如果我们在 RESETN 引脚(引脚#8)上设计4.7K Ω 高拉电阻和2.2uF 接地、则不会出现输出时钟问题。

移除4.7K 欧姆后、它将正常输出、没有问题。

按照数据表建议、即使器件具有内部上拉电阻、我们也需要4.7k Ω 的上拉电阻。

我的问题是、我们是否需要 RESETN 引脚上的4.7K 拉高电阻器？

或者、我们只需遵循数据表顺序建议、即 VDD 在2ms 内上升至95%、并在 VDDREF 达到95%之前将 RESETN 保持在低电平、而不必具有4.7K 欧姆、

当4.7k Ω 上拉时、该序列遵循数据表建议、但无输出时钟。

删除了4.7K 欧姆电阻、序列遵循数据表建议并具有输出时钟。

原理图

此致、

本

3 年多前

0 admin 3 年多前

TI__Guru**** 2587345 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

你(们)好

[引用 userid="251197" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1177021/cdci6214-no-clock-output-if-4-7k-ohm-pull-high-at-resetn "]

或者、我们只需遵循数据表顺序建议、即 VDD 在2ms 内上升至95%、并在 VDDREF 达到95%之前将 RESETN 保持在低电平、而不必具有4.7K 欧姆、

[/报价]

是的、这是需要遵循的主要建议。只要 VDD 在2ms 内上升至95%并且复位在此期间保持低电平、这就至关重要。

此致、

维森特

时钟和时序（参考译文帖）

时钟和时序（参考译文帖）(Read Only)

[参考译文] CDCI6214：如果 RESETN 上的4.7K Ω 上拉为高电平、则无时钟输出