你(们)好
我尝试使用时钟设计工具验证我的频率计划、但未找到安装的 LMK05028配置模型。
https://www.ti.com/tool/CLOCKDESIGNTOOL
是否有办法使用此设计工具来验证 LMK05028的频率计划?
如果不是、我可以使用其他工具吗?您能帮助检查下面的频率规划/引脚是否正常?
Setting① μ A
・IN0_P/N:388.8MHz、交流耦合 LVDS(★连接 到 PLL1)
・IN1_P/N:388.8MHz、交流耦合 LVDS(★连接 到 PLL2)
・XO_P (N):48MHz、单端 LVCMOS XO
・OUT7_P/N:155.52MHz、由 PLL1或48MHz XO)生成的交流耦合 LVDS(★
・OUT5_P/N:155.52MHz、由 PLL1或 48MHz XO)生成的交流耦合 CML (★
・OUT2_P/N:155.52MHz、由 PLL2或 48MHz XO)生成的交流耦合 CML (★
・OUT0_P/N:155.52MHz、由 PLL2或 48MHz XO)生成的交流耦合 LVDS(★
Setting② μ A
・IN0_P/N、IN1_P/N、XO_P (N)与 μ setting①相同
・OUT7_P/N:155.52MHz、由 PLL1或 48MHz XO)生成的交流耦合 LVDS(★
・OUT5_P/N:155.52MHz、由 PLL1或 48MHz XO)生成的交流耦合 CML (★
・OUT2_P/N:156.25MHz、由 PLL2或 48MHz XO)生成的交流耦合 CML (★
・OUT0_P/N:156.25MHz、由 PLL2或 48MHz XO)生成的交流耦合 LVDS(★
Setting③ μ A
・IN0_P/N、IN1_P/N、XO_P (N) 与 μ setting①相同
・OUT7_P/N:161.13MHz、由 PLL1或 48MHz XO)生成的交流耦合 LVDS(★
・OUT5_P/N:161.13MHz、由 PLL1或 48MHz XO)生成的交流耦合 CML (★
・OUT2_P/N:156.25MHz、由 PLL2或 48MHz XO)生成的交流耦合 CML (★
・OUT0_P/N:156.25MHz、由 PLL2或 48MHz XO)生成的交流耦合 LVDS(★
Setting④ μ A
・IN0_P/N、IN1_P/N、XO_P (N) 与 μ setting①相同
・OUT7_P/N:161.13MHz、由 PLL1或 48MHz XO)生成的交流耦合 LVDS(★
・OUT5_P/N:161.13MHz、由 PLL1或 48MHz XO)生成的交流耦合 CML (★
・OUT2_P/N:644.531MHz、由 PLL2或 48MHz XO)生成的交流耦合 CML (★
・OUT0_P/N:644.531MHz、由 PLL2或 48MHz XO)生成的交流耦合 LVDS(★
Setting⑤ μ A
・IN0_P/N:388.8MHz、交流耦合 LVDS(☆连接 到 PLL2)
・IN1_P/N:388.8MHz、交流耦合 LVDS(☆连接 到 PLL1)
・XO_P (N):48MHz、单端 LVCMOS XO
・OUT7_P/N:155.52MHz、由 PLL1或 48MHz XO)生成的交流耦合 LVDS(☆
・OUT5_P/N:155.52MHz、由 PLL1或 48MHz XO)生成的交流耦合 CML (☆
・OUT2_P/N:155.52MHz、由 PLL2或 48MHz XO)生成的交流耦合 CML (☆
・OUT0_P/N:155.52MHz、由 PLL2或 48MHz XO)生成的交流耦合 LVDS(☆