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器件型号：LMK04828 我们使用 LMK04828为多个 FPGA 和系统的高速 converters.in 生成时钟和 SYSREF。
以下所有参考资料均为最新的数据表版本(5月20日修订)。
我们需要使用多种不同的 SYSREF 模式(并且我们需要能够在系统运行期间在这些模式之间进行切换)。
到目前为止、我们一直在使用连续 SYSREF 模式和 SPI 触发脉冲模式、这种模式工作正常。 我们现在还需要使用外部同步触发脉冲模式、即在 SYNC/SYSREF 线路上进行转换时需要生成(单个) SYSREF 脉冲。
我正在使用表1中的第4个配置。 这基本上是可行的、但是我看到同步线路 转换和 SYSREF 输出脉冲的前缘之间的延迟大约为300ns。 此延迟在系统重新启动之间的时间介于250和350 ns 之间(大约)。
其他信息：
SYSREF 频率为10MHz、CDP 频率为2560MHz
SDCLKoutY_DDLY = 0、 SDCLKoutY_HS = 0、 SDCLKoutY_ADLY_EN = 0
我了解上述延迟的可变性(它与10MHz SYSREF 频率非常一致)、但我不理解250ns 的最小延迟(这会导致我们的问题)。
SYNC 引脚置为有效与(第一个或唯一的)输出 SYSREF 脉冲的前缘之间的预期延迟是多少？ 是否有方法可以减小它？
注意：我根据数据表中的第9.3.2.1.1节在初始化期间生成同步事件。 我不会在 SYSREF 模式发生变化时生成此类事件、因为分频器或数字延迟没有变化(尽管如此、我尝试过执行此操作、但它没有帮助)。
谢谢、
