[参考译文] LMK04828：重置分频器并生成 sysref

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/756711/lmk04828-resetting-the-divider-and-generating-sysref

器件型号：LMK04828

你好

我想使用 LMK04828来实现两个目标：

1：将输入信号除以30、并将分频器复位为确定性时序、从而生成已知相位100MHz 时钟

2.生成与 DACCLK 对齐且具有适当设置和保持时间的 SYSREF 至 DAC38RFxx。

为此：

fin =器件在端口 Fin 处的3GHz 外部输入、通过 LMK 进入 DACCLK

一个同步时间选通或 sysref 输入、以便：

1.将分频器复位30、使时钟100MHz 输出处于确定性相位和时序

2.将 SYSREF 与 DACCLK 对齐

您能否告知所需设置是什么？

什么是对齐机制？ LMK 是否相对于 DACCLK 移动 SYSREF？

谢谢

7 年多前

0 admin 7 年多前

TI__Guru**** 2558250 points

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您好、Izik、

我知道您正在通过 CLKin1/Fin 引脚向具有 SYSREF 的 DAC 分配3GHz 信号、但也希望分频/30以生成100MHz、该频率具有由外部同步定义的已知相位。我不确定您的 SYSREF 频率、但这不会影响我的答案。

这是可能的。为此、您需要向 CLKin0输入发送同步脉冲、并满足3GHz 时 CLKin1输入的时序要求。 3GHz 的周期为~333ps。我建议同步脉冲出现在 CLKin1的3GHz 输入时钟的下降沿。有关示例图、请参阅随附的文档。

e2e.ti.com/.../Using-LMK04828-as-JESD204B-Fan_2D00_out_2C00_-3-GHz-setup-and-hold.pdf

提供该同步时、将器件配置为 CLKin0_OUT_MUX = 0 (驱动 SYSREF_MUX)、SYSREF_MUX = 0 (正常同步)、SYSREF_CLKin0_MUX = 0 (SYSREF_MUX)。现在、对于您希望复位为具有确定性相位的每个分频器、请设置 SYNC_DISX = 0。此外、为了确保 SYSREF 信号同步、设置 SYNC_DISSYSREF = 0。这允许 CLKin0上的外部同步脉冲复位分频器。给出 SYNC 脉冲后、设置所有 SYNC_DISX/SYSREF 位= 1、使 SYSREF 脉冲不会中断输出。有关配置 SYSREF...的更多详细信息、请参阅第9.3.2节。因为 SYNC 和 SYSREF 共享相同的时钟路径。根据您的 SYSREF 配置、您需要重新配置多路复用器。

以在 DAC 输入端实现 SYSREF 到 DACCLK 的时序。我建议调整 SYSREF 上的数字延迟。这意味着保持器件时钟固定并调整 SYSREF 时钟。虽然器件时钟路径具有25ps 的模拟延迟步长、但会增加本底噪声。虽然您可以通过执行此操作来获得更精细的时序调整、但模拟延迟也会随 PVT 和数字延迟而增加变化、因此根据 DAC 频率、您可能需要适应温度变化。请注意、您还可以在 sysref 路径中使用150ps 步长模拟延迟步长、并在 sysref 路径中使用数字延迟步长、以便两者之间的差值为166.5ps - 150ps = 16.5ps。这将提供~16.5ps 的有效时间调整。实际上、它将非常像模拟延迟步长不是完美的150ps。此外、如上所述、可能需要适应与 PVT 相关的模拟延迟灵敏度。通常、数字延迟足以满足设置和保持时间要求。

73、
Timothy

0 admin 7 年多前

TI__Guru**** 2558250 points

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尊敬的 Timothy

感谢您的提示和详细回答。
我想重点介绍 SYNC 信号与实际分频器复位和 sysref 输出事件时序之间的时序要求。
我需要在同步和实际分频器复位与 sysref 之间、同步事件之间以及 LMK 器件的重复开/关周期之间具有确定性延迟。

这意味着、例如、如果 div。复位在同步上升200nS 后发生、它必须是重复同步事件之间的相同常量数、并且在上电周期之间也保持200nS。

我知道、为了实现这一点、我们需要确保 SYNC 满足高频(3GHz) DACCLK 的设置和保持要求。这就是您发送的幻灯片的性质。是这样吗？

遗憾的是、在我的系统中、SYNC 与3GHz DACCLK 异步。这是否意味着我将在分频器复位和 sysref 输出中具有+/- 1 DACCLK 不确定性？您能否为该问题提供解决方案？

非常感谢
伊兹克

0 admin 7 年多前

TI__Guru**** 2558250 points

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您好、Izik、

如果我可以提出解决方案、我认为我需要更多信息。

您的 SYSREF 是100MHz 吗？

您是否希望通过异步请求同时同步多个 LMK04828？

是否希望 LMK04828 SYSREF 与其他一些与异步请求相关的低频率对齐？
*如果是、您能建议它的频率是多少？这是您需要确定性的最低频率、一个周期的差异是透明的？可能是 SYSREF 频率？

说明中的说明。如果您发出 SYSREF 脉冲时提供的 TIME_OF SYSREF 模 LOCAL_Multi_Frame_Clock_PERIOD = 0、JESD204B 不会影响。如果这一次相同、您的应用可能会(也可能不会)关心。 JESD204B 只有在 LMFC 周期内具有确定性时序。除此之外、您还必须跟踪事情。

根据定义、SYSREF 周期等于 LMFC 周期的某个整数倍。因此、SYSREF_PERIOD 模量 LOCAL Multi_Frame_Clock_Period = 0。

[引用 user="Izik"]这意味着，例如，如果是 div。复位在同步上升200nS 后发生、它必须是重复同步事件之间的相同常量数、并且在上电周期之间也保持200nS。 [/报价]

如果满足输入条件... 除异步同步请求的定义外、时间将不会完全相同。在理想/理论系统中、由于输入的异步性质、计时将从0秒变化到刚好小于1个 DACCLK 周期。同步到 SYSREF 的不确定性是否为+/- 1 (或0到2个周期)对于您的系统而言更糟糕？

73、
Timothy

时钟和时序（参考译文帖）

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