[参考译文] LMX2595：关键噪声模型参数和相位噪声图中的不匹配

Farron、

问题是您忽略 VCO 噪声、而您无法忽略。
在图3至11中、即使在带内且看起来平坦的情况下、VCO 也会产生显著的相位噪声。 如果您尝试使用我们的 PLLatinum Sim 工具对这些结果进行仿真并输入-228、您的仿真将会更糟。 如果您输入-236并考虑 VCO 噪声、那么它就恰到好处。

您必须使用具有更宽环路带宽的图24。 这是您应该使用的测量值。 即使如此、环路带宽也不像最好的那样宽、但这是一个更好的说明。

Wenzel 振荡器的噪声非常低、并且在偏移高于1kHz 时没有贡献。

由于它需要超宽环路带宽来实际测量这个-236dBc/Hz 数、我们不直接在生产中进行测试、但从我尝试过的几个器件中、它通常变化不大、小于1dB。

请注意、电荷泵电压仅达到2.5伏、但我们对该器件的仅 PLL 版本感兴趣。

此致、
Dean

尊敬的 Dean：

感谢您的快速响应、由于我们在北达拉斯的一整天都中断了互联网、我到目前为止还没有看到这种响应。  

好的、感谢您发出有关 VCO 噪声的警告。   我没有注意到、直到您提到它的1/f 转角与100kHz 左右的分立式 VCO 相比非常高。  让我看看我是否可以解释环路带宽中的这种高平坦噪声、看看您的想法。  我可能是错的、但从闭环噪声的形状来看、除了高 VCO 噪声之外、我觉得还有其他问题正在发生。  有足够的频率空间来进行环路抑制、但实际上没有、并且最有可能发生的原因看起来像是 Pn1Hz 有点高。   

我们在中考虑 VCO 噪声抑制的频率约为20kHz 至200kHz、相位噪声图中的视在环路带宽约为200kHz。  

在 这个"环路带宽内部"频率范围内、我们几乎采用二阶环路形式、其中典型基准中给出的相位误差传递函数"H.e"适用。  这是一个高通函数、它将 VCO 相位噪声整形为以其输入为基准的噪声电压、该噪声电压将噪声调制到 VCO 输出上。   

在 开环状态下、VCO 输入参考噪声在相位噪声曲线的20dB/十倍频部分是平坦的、并且随着频率下降到低于 VCO 1/f 转角点以下、噪声上升10dB/十倍频程。  

4. 当频率下降到低于自然频率时，H.E 函数下降40dB/十倍频程。  它从平坦到40dB/十倍频程的速度非常快。  例如、如果 fn=200kHz、则下降了40dB/十倍频程、下降了100kHz。 我刚才尝试了 Mathcad 中的曲线来确认这一点、如底部所示。  

因此 、在环路带宽以下和 VCO 1/f 角以下的闭环状态下(几乎在相位噪声图中一致)、输入参考 VCO 噪声 Vncl 随着频率下降而下降30dB/十倍频。  这是因为它上升10dB/十倍频开环、但被环路抑制40dB/十倍频程。  

6. 通过边带/载波= Ko*Vncl / Root (2)*f、VCO 输出上的相位噪声会以20dB/十倍频的速率旋转、并且随着频率下降到环路带宽内、相位噪声会下降10dB/十倍频。 这应该会使 Pn1Hz =-236以大约25kHz 的频率设置8dB、但我们在图中看不到这一点。  我们没有看到环路带宽内出现任何下降、我们应该是这样。  

7.按照您的建议立即切换、如图 24、我们可以在更宽的环路中看到这一点(未列出的宽度)、因为频率下降到低于1MHz H.E 时会将环路中的噪声降低、在-111dB 时以大约400kHz 的频率下向下推。  图中的预测楼层 24为-116、但我们已在-111处稳固地向下、比我们应该高5dB。  

7. H.E 足够锋利，足以在可用的频率范围内将剩余的5dB 降低。 因此、其他一些东西似乎仍在阻止地板完全降下来。   使用 Wenzel 光化基准时、虽然我不知道哪一个、但通常不会是基准、除非基准输出经过填充以调平底。  另一种可能是 PLL 中的1/f 噪声、但要使其在400kHz 到100kHz 之间保持平坦、然后上升到低于该1/f 必须转换到快于1/f 的上升速度、 这与其他相位噪声图不一致 、在该图中、它看起来是低至100Hz 的纯1/f。  如果这两个源中没有一个、则剩下的唯一一个似乎是标准化 Pn1Hz。  如果 Pn1Hz 为-231、而不是-236、这将完美地解释我们在图 24．  

为了确认这一点、下面是计算：

Pnflat = Pn1Hz + 20log (fout)-10log (FPD)=-231 + 10log (14E9)- 10log (200E6)=-231 + 202.9 - 83.0 =-111.1、如图所示。 24显示。  

我不知道我在哪里犯了错误。  似乎很明显、H.E 有进行滤波和进一步抑制 VCO 噪声的频率空间、但有一些东西会阻止它。  图24中的形状是正确的、但它撞击的地板应高于应有的水平。  在一组庞大的相位噪声图中、形状也不正确。  如果这些图中的 BW 为200kHz、看起来是这样的、那么低至20kHz、并在 VCO 噪声的30dB/dec 部分上工作、则有下降10dB 的空间。   如果 Pn1Hz 实际上是-236、那么它应该能够在大约25kHz 的频率下降到大约8dB。  但是、从大约200kHz 到大约20kHz 或10kHz、它们通常是平坦的。  

那么、您对上述分析有何看法？ 我知道您正在使用您的仿真工具、但这些5-8 dB 的误差应该显示在手动计算中。  

如果德州仪器在没有内部 VCO 的器件中提供-236 PLL 噪声水平、并且电荷泵电压稍高一些、我相信这将是一个赢家。  此时、我不知道还有其他人能够与噪声水平进行竞争。

我正在研究的这篇文章系列将如下：

第1条： PLL 设计和噪声分析方法回顾。  你的书里的技巧(我最近在第五版中花了很多时间——很棒的作品)将会被展示，我一直在做一些定制的运动。  它已经足够长了、可能最终会有两篇文章。  

第2条或第3条： 查看噪声最低的可用器件、包括合成器、VCO、晶体基准、运算放大器、 和电压稳压器。  将采用多个德州仪器器件。  

第3条或第4条： 将其全部整合到几个示例中、可能有两个示例采用分立式 VCO、另一个示例采用 LMX2595、用于比较这两种形式的最佳产品类型。  这不仅会审查可能的性能、还会审查成本折衷。  

如果您有时间查看这些内容、尤其是对设计方法和德州仪器器件进行了修改的部分、我们将不胜感激。  如果是这样、只需使用您当前的电子邮件在 farron.dacus@longwingtech.com 上对我执行 Ping 操作、当这些邮件可用时、我将向您发送草稿。  

谢谢、

Farron

形状为 H.e、阻尼因子为0.7、自然频率为200kHz。 如您所见、它转换为40dB/十倍频、速度非常快。  

您好、Dean：

很抱歉、所有问题都是通过这些详细信息散列。  我们接近-236、可能会稍微偏小、正如基准倍频器情况中的大约-234所示、如下所示。  

我将查看 PLLatinum Sim、但现在我无法准确地将其用于该特定问题、因为数据表中未提供用于获取噪声图的电路的详细信息。  我甚至不知道带宽、但对于大多数噪声图、它看起来大约为200kHz。  

但是、我们可以通过合理的传递函数估算来检查您使用仿真提供的数字。  

对于图11、在8GHz 和100kHz 偏移时、我们需要比较以下仿真和计算值：

 仿真得到的 PLLflat =-119.2、计算值=-120.9。  我们的关断率为1.7dB、但这主要是由于接近带宽、并且没有可使用计算的闭环传递函数。  

 仿真 PLL1/f =-119.8、计算结果=-120.9 (重合)、关闭1.1dB。  

100kHz 偏移时仿真的 VCO 噪声闭环=-118.5。  如果没有确切的函数、我无法计算它、但自由运行大约为-108、其中一些频率从大约200kHz 下降到100kHz、下降10.5dB 似乎是正确的、因为我们在环路噪声抑制上的每倍频程下降到12dB、直到大约100kHz。  

将计算结果与经模拟的 VCO 噪声相结合、总噪声为-116.7、噪声图显示-113.4、差异为3.3dB。  您在上面报告过、其中1dB 是使用基准倍频器会使 Pn1Hz 从-236降低到-235。  剩余的差值为2.3dB。  

现在、虽然我没有确切的传递函数、但如果我将其建模为二阶、自然频率为200kHz、阻尼因子为0.7、那么在100kHz 时、闭环函数中存在1.5dB 的峰值。  这会将2.3dB 降至0.8dB、从而最终将其降至可接受的误差。  我们似乎达成了一致、但在使用倍频器时、PLL 平坦噪声可能更接近-234、而不是-235。  

导致我关注高 Pn1Hz 的是 PLL 噪声和 VCO 噪声的意外高1/f 角。  使用更好 VCO 模块的工程师被用于1/f VCO 转角频率仅为几 kHz。  但这里我们有 PLL 和 VCO 的1/f 噪声、在对数感应中、这些噪声适用于噪声图中的大多数200kHz 带宽。  在每个10dB/十倍频程时、这些旋转的带宽噪声抑制应为20dB/十倍频、因此看起来像更高的 Pn1Hz。 然后、相对于较高平坦噪声的1/f 转角点看起来大约为10kHz (逻辑数字)、而不是 它实际为50kHz 至100kHz、这增加了混乱。  可能值得在数据表中添加一段有关该内容的简短段落、以及所使用环路带宽的详细信息、甚至可能是真正深入研究该环路的工程师所需的确切电路和/或传输功能。   

我可能会提到、您可能会考虑在数据表中存在一些错误、不清楚的点以及可能的改进：

如 上所述、使用倍频器的 Pn1Hz 可能更接近-234。  图中似乎就是这种情况。 24也是如此。

在 我看来、执行噪声分析的工程师需要有关环路设计的详细信息以及噪声图中使用的参考。  我注意到、在 Wenzel 501-04623G 中、基准噪声声称相位噪声上升1dB 的频率约为250Hz、在100Hz 左右成为主导。  如果这会产生显著的影响、那么简短地讨论所使用的 Δ-Σ 阶数可能会很好。

3. 最好知道作为电荷泵电流函数的噪声参数的任何变化。  有时、设计人员希望通过改变电荷泵电流来补偿 VCO 增益的变化、在这种情况下、他需要的噪声参数小于最大电流。  这是 PLLatium SIM 中内置的吗？

4、电荷泵电流从3到15mA 的规格说明这是升压和降压电流的总和——这是一种报告这一规格的方法，我以前没有见过。  如果确实如此、则会将其一分为二、用于设计计算。  也许这是上升和下降电流的平均值。  总之、这是一个需要明确的重要问题。  

5 、图8显示了 Fout/2、它应该是 Fout/4。  

在我的文章中、我将讨论 LMX2595的这些噪声影响、因此这个词会有点脱离这种方式。  除了我的正常分析外、我还想在文章中说明如何使用 PLLatinum Sim 进行噪声预测。  如果 PLLatinum Sim 中有数据表中未包含的关键信息、我可以提及这一点。  

感谢您的详细帮助...

Farron

 

Dean、我看不到您提到的那个 Excel 文件。 它不在上一个发布于2016年6月的"Files"按钮下。 我只是遗漏了它、还是未连接它？ Farron。

谢谢 Dean -这看起来像是一个 Excel 文件。

您是否在文件请求的正上方看到了较长的答复？ 我得出的结论是我们正在收敛、但当参考倍频器打开时、PN1Hz 看起来比-235接近-234。  如果您愿意花更多的时间来解决这个问题、这里有几个问题。

我下载了 PLLatinum Sim 并正在为其提供测试驱动器。  看起来很漂亮、很容易使用、但行为不明确、提出了一些问题：

1. 是否有用户指南？  在 TI 网站上、在更广泛的在线搜索中或 YouTube 上的任何指导视频形式中、我都找不到一个。  如果没有指南，在编写第6版时，也许您可以在第5版中展开简短的介绍。

2. 要获得与数据表相匹配的噪声曲线、需要相当高的相位裕度、大约70度。  这是使用该部件的标准吗？

环路 带宽不会超过700kHz 左右。 起初、我以为这是因为找到 C2本身时、C2不会低于2700pF、但它允许 C2被强制低于该值。  但是、它不会获得良好的相补角。  例如、求50度、得到10度。  这是因为芯片 VCO 输入上的 RC 滤波器限制了带宽吗？ 无论如何、我需要在文章中向读者解释一些奇怪的东西、要么是一个错误、要么更可能只是我不理解的东西。  如果您想成为这方面的合著者、并确保我不会说错、这是值得欢迎的。  

4. 在自动模式下、它肯定想将 R3-C3极点留出空间。  LMX2595 EVM 指令原理图实际上还会将极点空间移出、直至达到大约5或6 MHz。  这似乎是在为高杂散而乞讨、但 PLLatinum Sim 显然没有显示任何低于-100dBc 的杂散。  在低至-100dBc 的范围内、我根本看不到任何杂散-这对于实际情况吗？

最棒的

Farron

尊敬的 Dean：

感谢您的详细回答以及提供信息的报告。   

我一定要花时间给一个论坛用户、所以我会尝试在演示中总结一下(尽管我几乎肯定要稍后回来)。  

但是、我有一个关键问题。  获得这些高相位裕度来防止噪声峰化必然会减少杂散的滤波。  这些高相位裕度产生的杂散通常适用于蜂窝基站等严苛应用吗？

最棒的

Farron