[参考译文] LMK05028：Vdiff 和 VCM 规格不符合要求

你(们)好

添加另一个问题：

数据表第3页的图1中有相位噪声规格、对于客户使用的 FPGA、有如下要求：

10kHz：-130dB (典型值)、100kHz：-138dB (典型值)、500kHz：-138dB (典型值)、3MHz：-140dB (典型值)、10MHz：-144dB (典型值)、20MHz：-146dB (典型值)

该图不包含有关噪声的过于详细的信息、但我看到一些10kHz 的噪声似乎不符合要求。 您也可以确认一下吗？

此致

尊敬的 David：

我们会再回来的！

最棒的

Andrea

尊敬的 David：

很抱歉，我只是注意到我的回答没有解决。

一些意见和问题：

1. 他们为什么选择 LMK05028？ 我想知道 LMK05318B 是否是更好的选择。 请提供频率计划、概述其所需的输出和预期的 DPLL 基准输入。
2. LMK05028和 LMK05318B 上提供的交流输出格式类型(例如 AC-LVDS、AC-LVPECL、AC-CML)均基于 CML 类型架构、请参阅 LMK05028数据表的第9.3.13.1节。  
   1.  
      1. 
   2. 这意味着、要在 AC-LVDS、AC-LVPECL 和 AC-CML 之间进行选择、电流可调节为 4、6或8mA。 考虑到这一点、他们可以使用 AC-CML 类型来满足 FPGA 摆幅要求、从而输出介于 Vdiff＝0.8～1.6V 之间的摆幅。
      1. 
   3. 请注意、AC-LVDS、AC-LVPECL 和 AC-CML 输出应进行交流耦合、因为内部偏置基于 CML、不符合标准 LVDS 要求。 我建议：
      1. 
3. 这些 FPGA 输出是否用于 SYSREF？  

此致、

Jennifer

你好、Jennifer

感谢您的回答！

您上传的图像在我的末尾似乎加载失败。 它们在您的终端是否显示良好？ 您可以尝试重新上传这些图像吗？

此外、您是否也可以就相位噪声提出建议？

[引用 userid="414118" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1175456/lmk05028-vdiff-and-vcm-specification-not-meeting-requirement/4425740 #4425740"]

数据表第3页的图1中有相位噪声规格、对于客户使用的 FPGA、有如下要求：

10kHz：-130dB (典型值)、100kHz：-138dB (典型值)、500kHz：-138dB (典型值)、3MHz：-140dB (典型值)、10MHz：-144dB (典型值)、20MHz：-146dB (典型值)

该图不包含有关噪声的过于详细的信息、但我看到一些10kHz 的噪声似乎不符合要求。 您也可以确认一下吗？

[/报价]

对于您的问题、我将与客户确认并返回给您！

此致

你好、Jennifer

对拖延表示歉意。 下面是它们的频率计划

输入：

AC-LVDS 388.8MHz

LVCMOS (XO) 48MHz

输出

AC-LVDS 644.531MHz

AC-LVDS  155.52MHz

AC-LVDS  161.13MHz

AC-LVDS  156.25MHz

LVCMOS 125.0MHz

LVCMOS 100.0MHz

LVCMOS 33.333MHz

尊敬的 David：

我将在本周为您进行检查。

最棒的

Andrea