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器件型号：LMK05318BEVM 主题中讨论的其他器件：LMK05318B、
我们需要生成一些频率---- 30.72MHz 和6.912MHz，频率范围为100Hz。 该100Hz 时钟将生成并作为 LMK05318BEVM 的输入。 
但我们无法生成所需的频率。
我们需要生成一些频率---- 30.72MHz 和6.912MHz，频率范围为100Hz。 该100Hz 时钟将生成并作为 LMK05318BEVM 的输入。
但我们无法生成所需的频率。
尊敬的 Vincent：
我们的要求还需要与 PRI_REF 进行时钟同步。 在 Advanced -> Outputs 部分中选择 CHX_SYNC_EN 后、输出将被禁用。 未选中此选项时、时钟输出按照预期频率进行、但未看到输入和输出相位锁定。 
您好、Akanksh、
只需确认一下、您说当您启用输出通道同步时、您在示波器上看不到输出信号？
此致、
维森特
您好、Akanksh、
此致、
Jennifer
您好、Jennifer、
我尝试了48.0048 MHz 的配置文件、但无法获得输出同步。 因为目前尚不容易获得12.8MHz 输出。 我能否将12MHz 晶体输入用于时钟(EVM 上需要进行任何硬件更改)？ 10MHz SE 输入可用、但无法通过向导将其配置为 XO 频率。
读取状态寄存器时、HLDOVR_INTR 显示为高电平。 可能的原因是什么。 R 分频器和 FB 分频器显示为 HIGH (LED 显示屏)。
我还想知道基准验证是否与正在使用的100Hz 基准的 DPLL 基准验证设置相关。 导通持续时间为20us；峰值过冲电压- 2.84V、高电压为1.8V。随附示波器图像。
您好、Akanksh、
让我澄清我之前的帖子和您的问题：
此致、
Jennifer
您好、Jennifer、
由于 时钟发生器不可用、我们目前正在尝试26 MHz 振荡器、0.5 ppm 精度。 根据所需 XO 精度的计算、它在限制范围内。 因此、是否可以将此时钟用于共享的配置文件？ DPLL 脚本之后、在检查状态时、HLDOVR_INTR 标志设置为高电平、DPLL 的活动基准进入 HOLDOVER。 R 分压器和 FB 分压器的电压在整个过程中显示为高电平。 是由于基准信号问题？
从通用芯片生成的100Hz 时钟(将用于最终应用)的波形图如下：
a：由于峰值电压达到~ 3V、是否会导致基准锁定问题？ 因为数据表中的表格显示的最大值为2.6Vpp。
B.信号的导通周期为~ 22us。
C.时间周期恒定为10ms。
此致
Akanksh S
您好、Akanksh、
Akanksh、
一些意见和问题：
此致、
Jennifer
您好、Jennifer、
以下是我对问题的回答：
1。对于 PRI_REF = 1MHz (前一响应中的拼写错误为1pps)
[引用 userid="451450" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1161390/lmk05318bevm-ticspro-sw/4416134 #4416134"]请注意，必须手动清除中断标志。是的、我选择了"清除所有标志"并通过单击"读取状态"选项获得标志状态。
[引用 userid="451450" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1161390/lmk05318bevm-ticspro-sw/4416134 #4416134">对于 DPLL R 和 FB 分频器、您的意思是"保持锁定状态"？ 您是否能够锁定在本例中、R 和 FB 分频器的相距为13ns。 该图如下所示：
"保持锁定状态"意味着上述波形不会相互漂移、 Δt μ s 处于10ns 至14ns 范围内。
[引用 userid="451450" url="~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1161390/lmk05318bevm-ticspro-sw/4416134 #4416134]DPLL FB 分频器来自 VCO 输出。 这个 FB 分频器代表 OUT 信号、这是因为在 VCO 输出之后、只有 PLL PN 分频器和输出通道分频器。 这意味着、如果 DPLL R 和 FB 分频器上存在锁定、则 PRIREF 和输出上应存在锁定。 [/报价]但考虑到我们的输出频率为6.912 MHz 和30.72 MHz、它们来自 VCO2输出。
[引用 userid="451450" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1161390/lmk05318bevm-ticspro-sw/4416134 #4416134"]您如何定义 PRIREF 和输出"未锁定"？[/quot]我们设置 PRI_REF 信号触发源(CH1)、并且 CH2连接到 EVAL 板的 OUT7_P。 当 PRI_REF 的上升沿与 OUT7_P 信号的上升沿对齐时、会确认两个信号之间的锁定。 通道2保持解锁至触发源(已连接视频文件)。
e2e.ti.com/.../WhatsApp-Video-2022_2D00_11_2D00_22-at-12.58.22-PM.mp4
根据观察到的25MHz (CH2上)和 PRI_REF 1MHz (CH1上) CH7_P APLL1输出锁定至输入、并且共享相同的配置文件：
e2e.ti.com/.../WhatsApp-Video-2022_2D00_11_2D00_22-at-1.05.29-PM.mp4
[引用 userid="451450" url="~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1161390/lmk05318bevm-ticspro-sw/4416134 #4416134]\n 可能是触发问题？ 如果您在范围[/quot]上有此选项、则可以尝试将其设置为"Normal"模式是的、在触发菜单中、模式被设定为"正常"模式。
[引用 userid="451450" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1161390/lmk05318bevm-ticspro-sw/4416134 #4416134">您如何采购1Hz？ 请提供器件型号。1MHz 和1Hz PRI_REF 时钟的时钟源来自 CG635合成时钟发生器、CMOS 1.8V 输出。
[引用 userid="451450" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1161390/lmk05318bevm-ticspro-sw/4416134 #4416134"] PRIREF_VALSTAT 是否为1？[/quot]是的、PRIREF_VALSTAT=1。
这是与1 PPS 相关的响应、即 PRIREF (由于拼写错误、在之前被提到为1MHz)。
[引用 userid="451450" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1161390/lmk05318bevm-ticspro-sw/4416134 #4416134">您如何采购1MHz？ 请提供器件型号。1MHz PRI_REF 时钟的源来自 CG635合成时钟发生器。
[引用 userid="451450" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1161390/lmk05318bevm-ticspro-sw/4416134 #4416134">此输入的信号电平是多少？ 请确保输入符合规格[/报价]信号电平为1.8V DC。
[引用 userid="451450" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1161390/lmk05318bevm-ticspro-sw/4416134 #4416134"] PRIREF_VALSTAT 是否为1？[/quot]是的、PRIREF_VALSTAT = 1。
是否能够针对10Hz 基准输入获得输出的基准锁定。 如果可能、您可以共享配置文件吗？
您好、Jennifer、
根据数据表、有关相位对齐的信息。 在 SYNC_SW 进行0 -> 1 -> 0切换后、也看不到输出相位对齐。 此问题的可能原因是什么？
您好、Akanksh、
以下是我们呼叫的后续步骤：
此致、
Jennifer
您好、Akanksh、
对延误表示歉意。
对于如此低的 DPLL LBW 频率(~10Hz 等低频要求)、预期锁定时间较慢。
我昨天测试了您的配置、在~1小时后达到了 LOPL=0、但 LOFL 被切换。 在示波器上、频率和相位显然已锁定(6.912 MHz、误差小于1ppm)。 我将设置保持一整晚运行、不会改变。 今天、我检查了输出仍然被锁定、LOPL=0 (LOPL 中断标志也没有被置位)、但是 LOFL 继续切换。 这是 LOFL 报告和错误触发的问题。
通过详细查看 DPLL 寄存器设置、我发现频率锁定计时器值计算正确。
仍然 不清楚为什么 DPLL 报告 LOFL。 我将需要与设计进行讨论、以便进一步了解。
此致、
Jennifer