[参考译文] LMK04821：CLKIN 上直流耦合差分信号的可接受共模范围是多少？

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/673480/lmk04821-what-is-the-acceptable-common-mode-range-for-dc-coupled-differential-signals-at-clkin

我有一个占空比约为10%的差动10MHz LVPECL 参考时钟。 占空比远低于50%时、交流耦合不是一个好主意、因此我想将其直流耦合到 CLKI0/CLKI0*中、 但是、我无法找到这些引脚上差分信号的可接受/建议共模范围的任何规格、只能找到交流耦合振幅或使用 CMOS 模式时的电平规格。

那么、LMK04821的 CLKI 输入是否与差分直流耦合 LVPECL 信号兼容？ (当然、端接/偏置必须由 PLL 芯片之外的组件完成。)