工具/软件:WEBENCH设计工具
您好 TI!
我想使用 TICS Pro 软件设计 PLL2环路滤波 器。我获得大约90度(开环)的相位裕度、并且无法将其降低到50-60度的值。如何降低相位裕度?
PLL 是否 具有该高值? 你能提出建议吗?
我设置以下参数:
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您好 TI!
我想使用 TICS Pro 软件设计 PLL2环路滤波 器。我获得大约90度(开环)的相位裕度、并且无法将其降低到50-60度的值。如何降低相位裕度?
PLL 是否 具有该高值? 你能提出建议吗?
我设置以下参数:
你好、Puneet
我已经用本地 VCXO 时钟(122.88Mhz)为 PLL2提供设计、PLL1为旁路。我获得了我设计的输出时钟频率。我尝试使用 CLKin1为 PLL2提供时钟(400MHz @+3 至0dBm) 在 REFCLK 路径中使用2分频器,但不幸的是 PLL 已解锁(由 LED D1指示),并且没有任何输出时钟。我执行了以下序列:重置 EVM 然后加载设计,然后单击 Device Start (设备开始)按钮。
您能不能建议问题出在哪。
谢谢
亚谢亚侯
你好、Puneet
我一直在尝试,但不幸的是,仍然不是 work.se附加加载文件,请将文件扩展名从 txt 更改为 TCS。
e2e.ti.com/.../LMK04616_2D00_409_5F00_6M_5F005F00_5-_2D00_-Copy.txt
你(们)好
我修复了您的配置。 这应该起作用。
此致
Puneet