[参考译文] TPL5110：Delay/M_DRV 问题

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/670322/tpl5110-the-question-of-delay-m_drv

器件型号：TPL5110

尊敬的 E2E：

1.我是否可以知道 DELAY/M_DRV 引脚(引脚3)是否连接到 VDD、MOS 是否会强制导通(这意味着 DRV 变为低电平)、对吧？

2.同样的条件是、当 DELAY/M_DRV 引脚(引脚3)连接到 VDD 时、IC 不会计时、因此不要重置计数、对吧？

3.我是否可以按如下方式使用该设计？

当信号变为高电平时、DRV 强制变为低电平(MOS 导通)

当信号变为低电平时、引脚3计算时间并开始计数

7 年多前

0 admin 7 年多前

TI__Guru**** 2555630 points

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添加一个问题、如果将 DELAY/M_DRV 引脚(引脚3)连接到 VDD、IC 引脚4 (DONE)是否会忽略 GPIO 信号？

0 admin 7 年多前

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尊敬的 Julian：
我已将您的问题转发给我们在美国的应用工程师。他稍后会回答你的问题。
感谢您的耐心等待。

此致、
肖恩

0 admin 7 年多前

TI__Guru**** 2555630 points

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尊敬的 Julian：

A1。是的、您的理解是正确的。

答2. 如果在 M_DRV 信号上有有效的 VDD 脉冲、则 IC 不会计算时间。要使脉冲有效、脉冲长度必须至少为20ms。如果 DRV 已经为低电平、则忽略该脉冲；如果忽略该脉冲、IC 将计算时间。

答3. 我建议使用 PMOS 而不是 NMOS。

此致、
Boyd

0 admin 7 年多前

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尊敬的 Lane：

感谢您的回复。

我还有一个问题。

如果将 DELAY/M_DRV 引脚(引脚3)连接到 VDD、IC 引脚4 (DONE)是否会忽略 GPIO 信号？

谢谢！

0 admin 7 年多前

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是；如果将 DELAY/M_DRV 连接到 VDD、那么 DONE 将忽略 GPIO 信号。

此致、
通道

时钟和时序（参考译文帖）

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[参考译文] TPL5110：Delay/M_DRV 问题