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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/728478/lmk04610-about-jitter-of-clock-distribution-mode
您好！
如果 我在时钟分配模式下使用 LMK04610、我想知道 CLKoutX 的累积抖动。
多路复用器和时钟输出块产生的抖动量、CLKinX 上的100MHz 输入频率(来自 LMK61xx)和16位分频器范围为1000 - 65535。
此致、 烧烤
尊敬的 Alan：
感谢您的回答、但我 有一些问题要问。
1.数据表中122.88MHz 时–165dBc/Hz 本底噪声是否启用 PLL1和 PLL2中的条件？
2.在理想情况下、如果我想在频率122.88MHz/2^12下使用 CLKout、则两相位噪声最好除以6dB
(默认情况下、TICS Pro 输出级8分频以获得122.88MHz ->更改为2^15分频)相位噪声会更好地降低72dB
我认为它在达到72dB 之前通过分压器或内部电路的噪声进行限制，它是否正确？
3.如果2是正确的，那么这种情况的本底噪声是多少？
谢谢、
烧烤
