尊敬的 David：
将73.2k Ω 上拉至3.3V、将10k Ω 下拉至接地。它在交流电容器之后将新的偏置电压设置为大约0.4V。
如果接收器侧存在偏置(交流100nF 之后)、您可以删除外部偏置电阻器。
如果您需要不同于0.4V 的偏置电压、则可以调整上拉电阻器和下拉电阻器。
确保接收器侧有100欧姆的等效负载。

此致、
肖恩

0 admin 6 年多前

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您好、Shawn、

感谢您的反馈、我们知道 CDCLVP1216的输入可以是 LVPECL、LVDS 或 LVCMOS/LVTTL。因此、我们需要对上拉和下拉电阻器进行调优、以调整偏置、使其能够满足接收器侧的要求。

另一个问题是、我的同事认为该器件无法支持长距离 PCB 布线。在这里、我们使用 CDCLVP1216作为 PCIe 时钟差分对连接到差分 SSD。并且路由长度至少为18英寸。

我的同事向我推荐 IDT 器件9DBV0941-AKILF、该器件专门用于 PCIe 时钟线。

我的问题是 CDCLVP1216 (或 CDCLVP1212)是否可以支持较长的 PCIe 时钟对，如果不支持、您是否有合适的建议器件；如果是、我在这里设置的偏置是如何的？

此致、

胡大卫

0 admin 6 年多前

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尊敬的 David：
对于 LVPECL 驱动程序(CDCLVP1216)、18英寸无问题。
但对于 PCIe 时钟、它是 HCSL 类型。我会推荐 LMK00301。

此致、
肖恩

0 admin 6 年多前

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您好、Shawn、

非常感谢您推荐 LMK00301、

这里我还有一个问题、就是我在我们的另一个项目和下面的电路上使用过您的时钟缓冲器 LMK00334。遗憾的是、我们发现网络 CLKOUTA0P/N 和 CLKOUTA1P/N 上没有时钟输出

此电路有任何问题、您是否愿意帮助指出？太棒了！

此致、

胡大卫

0 admin 6 年多前

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尊敬的 David：

请将其输入新帖子。最好让每个线程都能解决单个问题。

给我发送一封提醒电子邮件、我可以回复您、而不是其他应用工程师。

我估计这是由 HCSL 直流偏置50欧姆引起的问题、但 HCSL 驱动器未看到50欧姆接地。

如果其他 E2E 用户感到困惑、我将关闭此帖子。

谢谢！

此致、

肖恩

时钟和时序（参考译文帖）

时钟和时序（参考译文帖）(Read Only)

[参考译文] CDCLVP1216：删除上拉和下拉电阻器