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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/682002/lmk04828-lvds-output-model
您能否为 CLK/SCLK 输出提供 LVDS 输出级的简单模型？ 我想看看使用静脉端接输出如何影响输出电平和共模电压、正如我们在某些 ADC 接口上所做的那样。
我根据我假设 LVDS 输出是如何驱动的(具有 VCM 环路的电流转向 H 桥)创建了一个简单的 TINA 模型、但结果与实际电路板测量结果不一致。
遗憾的是、我没有运行 IBIS 模型的工具。 我已经看过了模型的文本、我不确定它是否会给我带来我感兴趣的东西。 也许您可以为我运行它。
基本上、LVDS 输出的每一侧都以一个182 Ω 上拉至3.3V 加上一个68 Ω 下拉至接地端接 (Vcm = 0.9V 时看起来是50 Ω 负载)。 这是 ADC SYSREF 输入的直流耦合。 目前忽略 ADC 负载的端接处预期的 VOH/ VIL 电平是多少(无论如何应该是高阻抗)？
您好、Shawn、
感谢您的运行。 当我在 LMK04828评估板上测试此设置时、 我得到 VOH = 1.25V、VOH = 0.82V。 高电平对齐、但低侧有点偏。
