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[参考译文] LMX2595:LMX2595相位噪声问题

Guru**** 2559890 points
Other Parts Discussed in Thread: LMX2595

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/681197/lmx2595-lmx2595-phase-noise-issue

器件型号:LMX2595

支持路径:/Product/Development 和故障排除/

您好!

我们最近购买了 LMX2595评估板。
在我们的应用中、我们要求生成参考频率为10MHz 的13GHz…… 我们 使用低噪声倍频器将 PFD 保持为20MHz。我们仅在10kHz 偏移时测量-82dB 的相位噪声。 我们使用非常稳定的 OCXO 作为参考、但我们仍在测量非常高的相位噪声... 请告知问题可能出在哪… 根据数据表进行的计算表明、相位噪声应优于-95dB。 请尽快回复。

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    您好、Narendra、

    您能否分享您的环路滤波器设计?

    EVM 的默认配置旨在用于200MHz 的 PFD 更新。

    使用 PLLatinum Sim 进行的快速仿真得出的结果与您观察到的结果类似。

    该器件的专家将帮助您优化配置。

    此致、

    Patrick

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     我尚未更改已装配在评估板中的环路滤波器。 对于100MHz 或更高的 PFD、该器件似乎可以正常工作... 对于10MHz、相位噪声与仿真值相匹配。 我随函附上

    具有当前汇编的默认值的仿真文件...请指导我、我出错了

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    纳伦达、

    产生较高相位噪声的两个可能原因是:
    如果降低相位检测器频率、环路滤波器将保持稳定、但未进行优化。 即使在环路带宽内、相位噪声也会在内部蠕变并降低相位噪声。

    2.对于计算、您可能是在谈论 PLL 噪声。 对于这些数字、假设是无限环路带宽(或至少比目标频率宽得多)和无噪声输入基准。 我怀疑您的10MHz 基准将足够干净、不会降低环路带宽内的相位噪声。

    此致、
    Dean
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    尊敬的 Dean:

    我有2个问题。

    在评估板数据表中、对于组装的环路滤波器、提到的带宽为285KHz、但在 PLLatinum 仿真中、为什么要将带宽仿真为49.5Khz... 我已附加了这2张图片。 请澄清

    第二个查询与先前的查询相同... 根据上面发布的仿真文件、相位噪声为-94、偏移为1K 和10K…… 但实际上、我在10MHz 时测量的是80、参考频率为... 100MHz 时、参考 模拟和实际结果是匹配的.... 在较低的 PFD 下可能会出现什么问题。   请澄清。 我将源的相位噪声和 LMX2595的测量值以及 TICS PRO 设置连接在一起...

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    您好、Naradra、

    在 EVM 中、我们使用了200MHz FPD、而在您的仿真中、FPD 为20MHz。
    关于您的第二个问题:
    您的 FPD 为20MHz、因此 N 分频器非常大。 因此、PLL 带内噪声将增大。
    对于10MHz 参考时钟、请使用 CMOS 时钟或差分时钟。 PLL 带内噪声取决于基准时钟的压摆率。 对于10MHz 正弦波时钟、压摆率将非常差。
    10MHz 是否来自信号发生器? 信号发生器的相位噪声在低频输出时通常较差。
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    Noel、您好!
    10MHz 来自正弦波-- OCXO…… 我已附加上述 OCXO 的相位噪声规格... 将尝试使用 CMOS 基准、然后回来... 谢谢
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     Noel、您好!

    10MHz 来自正弦波-- OCXO…… 我已附加上述 OCXO 的相位噪声规格... 将尝试使用 CMOS 基准、然后回来... 谢谢

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    你(们)好、Noel。

    谢谢 你们的建议... 使用 CMOS 输入时、相位噪声降低10dB。 请为  10MHz 输入提供最佳环路滤波器和值、以实现最佳相位噪声和最小杂散、从而生成13.3GHz…… 我已附上10MHz CMOS 源的相位噪声规格。

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    Narendra、

    根据您提供的相位噪声、这将高于 PLL 噪声。

    附件是需要考虑的仿真和设计