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[参考译文] LMK01020:SYNC*信号 wrt 至分配时钟的时序要求

Guru**** 1135610 points
Other Parts Discussed in Thread: LMK01020, CDCLVP1208
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1194342/lmk01020-timing-requirements-of-sync-signal-wrt-to-distribution-clock

器件型号:LMK01020

您好!

我们目前正在验证一个复杂的时钟分配板  、它采用1个顶级 LMK01020器件来生成8个 LVPECL 时钟、然后使用8个二级 LMK01020器件。 整个设置是可配置的、能够生成多达64个 LVPECL 差动输出时钟。

一个关键要求是所有输出时钟必须相位对齐(同步)。 我们在顶层 LMK 器件中置位 SYNC*(低电平有效)、以便对  其8个输出进行相位校准。

我的理解是,我们还必须在 所有8个二级 LMK 器件中精确地置位 SYNC*(低电平有效),以便同时在所有64个输出中实现相位对齐。 为此, 如《使用多个器件和频率进行 AN-1864相位同步》所示,我们需要保证 SYNC*中的转换尊重相对于分配时钟的设置和保持时间。  我们已搜索这些参数 T-setup-sync-clk 和 T-hold-sync-clk、但 我们在数据表中找不到相关信息。 请提供此规格吗? 或者至少是一个棒球场的价值?

我想设置/保持要求应该在几十 ps 的范围内、因为这是一个非常快的器件。

感谢 您的大力支持、

Jose Jimenez

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    您好、Jose、

    对于设置/保持时间要求、您需要查看转换器(时钟接收器)数据表。 根据、您可以在系统中找到所用频率的 SYSREF 有效窗口。

    有关 SYSREF 有效窗口和 JESD204 B/C 系统注意事项的快速指南、请单击此处。

    https://www.ti.com/video/series/system-design-considerations.html

    请告诉我这是您想要的吗?

    最棒的

    阿西姆

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    您好、Asim、感谢您的快速响应。

    我的问题正是 LMK01020 数据表没有指明同步*信号在分配器时钟下的设置/保持要求。 TI 的某个人能否提供这些信息或至少提供一个棒球场?

    此致

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    您好、Jose、  

    这是否有助于回答您的问题。  

    最棒的

    阿西姆

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    您好、阿西姆 、不幸的是 、这没有回答 这个问题。 您提到的摘录仅描述 了到输入时钟(分配时钟)和输出时钟的同步信号 wrt 的功能行为。

    我的问题是  、相对于分配时钟的上升沿、SYNC 信号的最小设置/保持是多少。

    提前感谢、

    何塞

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    您好、Jose、这是一个古老的部分。 让我们看看我们是否有这些数据、否则我们需要研究该器件的设计来确定这一点。  我会再向您介绍此信息。

    最棒的

    阿西姆

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    谢谢、这将会大有帮助。

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    您好、Jose、

    我已经要求设计查找此参数。 我正在等待他们的反馈。

    最棒的

    阿西姆

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    您好、Jose、

    我对此问题有一些反馈、我们似乎通常不具有该同步与时钟计时参数、因为大多数用例都不需要该参数、因为您同步分频器时、并不关心同步与输入时钟计时。  

    SYNC 是一个低 CMOS 信号、因此很难控制时序与高 GHz 输入时钟。 因此、如果时钟输入较低、则可能会获得此参数。 如果您可以为我们提供 设置配置 输入/输出频率等、那将会有所帮助

    在您的配置中、您是否将 LMK01020用作纯缓冲器或使用大于1的分频器值?

    如果分频器值大于1、您是否需要在第一级或第二级同步?

    分享您的用例也是很好的、以便我们更好地了解这一时序要求。  

    最棒的

    阿西姆

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    您好、Asim、

    当然、让我总结一下我们使用器件的方式、

    -我们的基准振荡器是100MHz 精密 LVPECL 差动输入(外部)。

    -主 LMK 芯片(第一级)配置为"除以2、无延迟"。  所有8个输出均有效(输出频率为50MHz)。 第一个 LMK 芯片的8个输出 馈入 8个 LMK 芯片(第二级)。

    -所有8个次级 LMK 芯片也配置为"除以2、无延迟"。 产生的所有64个输出均处于活动状态(输出频率为25MHz)。

    我们的目标是在相位同步所有64个输出。 这是一个机架盒、用于具有大量采集卡的大型测量设备。

    为了同步所有输出、我们将所有 SYNC*信号(一级和二级 LMKs)驱动为低电平。 我们猜到  、LMK 器件在内部使用分配时钟(输入)的上升沿对输入同步信号进行采样。 正确吗? 如果是,我们可以为 SYNC*信号添加一个触发器同步器,以便所有同步在50MHz 分配时钟的下降沿发生变化。

    您建议如何继续?

    此致、

    何塞

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    您好、Jose、

    您是否认为我们可以通过将 LMK01020 (第一级)与/4一起使用来获得25MHz 时钟、然后在 第一级输出上使用2:8 LVPECL 缓冲器 CDCLVP1208 (第二级)来将此设置更改为更简单的解决方案? 由于第二级中的偏斜较低、因此您可以避免额外的同步。  

    请告诉我、如果您想了解这一点、否则我们需要进一步了解一下 、以了解 LMK01020的时序关系。

    最棒的

    阿西姆