[参考译文] LMK04828：嵌套双环路问题

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1196914/lmk04828-nested-dual-loop-question

器件型号：LMK04828

大家好、

关于使用 PLLatinum 工具进行仿真的问题。工具一次只允许分析一个 PLL、但我们计划使用嵌套双环路零延迟模式

PLL1为窄带(30Hz)，PLL2为宽带(100KHz)。是否可以放心地假设我可以独立估算这两个环路的环路行为和相位裕度？我的想法是内宽带环路不应影响窄外环路、反之亦然。

谢谢！

2 年多前

0 admin 2 年多前

TI__Guru**** 2536510 points

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您好、Cameron、

是的、您可以单独假设这些行为。可改变系统相位噪声特性的嵌套运算没有什么特别之处。尽管理论上由于 N 分频较大、PLL2集成 VCO 在 PLL1处的噪声缩放更大、但实际上、VCO 噪声的高通特性与极低的 PLL1环路带宽相结合、确保了与典型级联配置相比、这种贡献整体上可以忽略不计。

请注意、如果您没有意识到、您可以为 PLL1建模、使用 Data Export -> Export Trace -> Phase Noise Total 菜单选项导出 PLL1的相位噪声、然后使用用作基准输入的 PLL1相位噪声迹线对 PLL2建模：

让 PLL1按您所需的方式工作并导出迹线
在对 PLL2进行建模时、请使用中间或高级模式
将 PLL2 Fosc 频率设置为正确的 VCXO 频率(这对于噪声调节至关重要)
在相位噪声选项卡的 OSC、PLL 和 VCO 噪声组下的输入源噪声选项中、单击"Load Data"、然后选择您从 PLL1导出的迹线

请注意、如果您具有相位噪声跟踪、也可以使用 PLL1中的 LOAD 数据选项来对基准输入源建模。

此致、

Derek Payne

0 admin 2 年多前

TI__Guru**** 2536510 points

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尊敬的 Derek：

人们还提出了另一个有关"无中断切换"和各种双环路配置的问题。我们确实需要无中断切换、并且还希望在输入和输出时钟之间具有确定性相位。似乎是通过使用零延迟模式(ZDM)(级联或嵌套)来获得确定性相位、但如果在 ZDM 中提供无中断切换、则不明显。我还不确定级联 ZDM 配置是否与输入时钟或仅与 PLL1 VCXO 具有确定性。

谢谢！

0 admin 2 年多前

TI__Guru**** 2536510 points

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您好、Cameron、

我在 ZDM 模式下测试了 LMK04828设置、无中断切换继续工作。只需确保启用保持和无中断切换(HOLDOVER_EN = 1且 HOLDOVER_HITLAY_SWITCH = 1)。

Unknown 说：
我也不确定级联 ZDM 配置是否对输入时钟或仅对 PLL1 VCXO 具有确定性。

它与 PLL2输入时钟(OSCin)确定、它与 VCXO 的输出和输出时钟(数据表的第33页)一样。

希望这对您有所帮助。

此致！

Andrea

时钟和时序（参考译文帖）

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