[参考译文] LMK04828：嵌套双环路问题

您好、Cameron、

是的、您可以单独假设这些行为。 可改变系统相位噪声特性的嵌套运算没有什么特别之处。 尽管理论上由于 N 分频较大、PLL2集成 VCO 在 PLL1处的噪声缩放更大、但实际上、VCO 噪声的高通特性与极低的 PLL1环路带宽相结合、确保了与典型级联配置相比、这种贡献整体上可以忽略不计。

请注意、 如果您没有意识到、您可以为 PLL1建模、 使用 Data Export -> Export Trace -> Phase Noise Total 菜单选项导出 PLL1的相位噪声、然后使用用作基准输入的 PLL1相位噪声迹线对 PLL2建模：

• 让 PLL1按您所需的方式工作并导出迹线
• 在对 PLL2进行建模时、请使用中间或高级模式
• 将 PLL2 Fosc 频率设置为正确的 VCXO 频率(这对于噪声调节至关重要)
• 在相位噪声选项卡的 OSC、PLL 和 VCO 噪声组下的输入源噪声选项中、单击"Load Data"、然后选择您从 PLL1导出的迹线

请注意、 如果您具有相位噪声跟踪、也可以使用 PLL1中的 LOAD 数据选项来对基准输入源建模。

此致、

Derek Payne