[参考译文] LMX2572：在模式 FSK 下、频率偏差限制

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1295301/lmx2572-in-mode-fsk-limitation-on-frequency-deviations

器件型号：LMX2572

您好！

我们需要定制 LMX2572通用驱动程序、并且我们在模式 FSK 中观察到一些带有频率偏差的限制。我们使用评估板 LMX2572EVM。

使用 TICS-Pro 可以观察到这些问题。在测试过程中、我们在"PLL"面板上定义一个固定频率。然后、我们进入"User Controls"面板的"FSK"部分。我们按如下方式配置 PLL：
- FSK_MODE_SEL : FSK SPI
- FSK_SPI_LEVEL : 2FSK
- define: FSK_DEV0、FSK_DEV1和 FSK_DEV_SCALE。 9 &10 p73 (FSK_DEV_SCALE 被定义为具有更高的 FSK_DEVx 可能值)。

第一个限制出现：
如果 FPD = 20MHz、并且我们定义了6GHz 的输出频率、则不能出现-20.1MHz 的偏差(从而使输出频率为5.9799GHz)。 +20.1MHz 偏差的计算方式。
或使用相同的配置、我们将输出频率定义为3GHz、最大偏差为3GHz 左右的-10MHz (对应于 Fvco 6GHz 附近的-20MHz 偏差)。 +10.05MHz 偏差的计算方式。
我们似乎不能进行超过 FPD 的负偏差。当要求 PLL 产生负偏差时、它将仅输出载波频率。

第二个限制也影响了负面偏差。 PLL 输出错误的频率(高于所请求的频率)、并且频谱信号包含大量有害的谐波、如下图所示。

在这里,正常行为:

以下是我们遵守的限制表(此处 PLL_DEN = 100000且 Fosc = FPD = 100MHz)：

载波频率(MHz)	最大偏差(MHz)
100	-0.600
1000	-4.6
2000年	-9.4
3000	-14.4
4000	-18.7
5000	-25.1
6000	-29.0

我们观察了不同 Fosc = FPD (20、25、50,100和200MHz)、PLL_DEN (100k、 1M 和10M)或 FSK_DEV_SCALE (最小值或10)。

最大偏差似乎取决于输出频率。输出频率越低、负偏差就越低。

这种行为是否在某处被描述？

提前感谢您的回答。

此致、

马洛

1 年多前

0 admin 1 年多前

TI__Guru**** 2383310 points

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尊敬的 Malo：

只要 NUM 为0并且频率偏差非常大、就会发生这种情况。我们可以通过稍微偏移输出频率来变通解决这一限制。

例如、我们可以使输出频率为5999.999998MHz、而不是正好为6GHz。现在 NUM 不是0、但 9999999。我们可以通过 FSK_DEV_SCALE=10执行-20MHz 频率偏差。

0 admin 1 年多前

TI__Guru**** 2383310 points

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Noel、您好！

我们尝试偏移载波频率(PLL_N = 999 999、PLL_DEN = 1000000)。

如果 fosc = FPD = 100MHz、则得到以下结果：

fc (MHz)	DevMin (MHz)	DevMax (MHz)
99.9999	-0.6	0.9
999.9999	-4.6	9.1
1999.9999	-9.3	18.2
2999.9999	-14.3	28.2
3999.9999	-18.6	36.5
4999.9999	-24.9	48.7
5999.9999	-30.6	51.3

我没有看到相关的改进。

我们希望70MHz 到6GHz 具有+/GHz 的-5MHz 偏差。

此致、

马洛

0 admin 1 年多前

TI__Guru**** 2383310 points

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Malo,

团队目前正在感恩节假期外出。如有任何进一步的问题、请于周一(太平洋标准时间)之前回复。

谢谢。

卡德姆

0 admin 1 年多前

TI__Guru**** 2383310 points

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Malo,

诺埃尔目前正在旅行,并且不在办公室。请在本周结束之前收到回复。

谢谢。
卡德姆

0 admin 1 年多前

TI__Guru**** 2383310 points

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尊敬的 Malo：
我现在生病了,所以没有机会全面了解这件事。

如果没记错、我就能够在70 MHz 和6GHz 处实现5MHz 偏差。

请在本周结束之前、在工作台上进行确认、根据我的计算、该整个范围的5 MHz 偏差应该不会有问题。

此致、

维森特

0 admin 1 年多前

TI__Guru**** 2383310 points

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您好，Vincente，

我们可能会错误地配置 FSK。首先、我们要使用 TICS-Pro 的 PLL 面板上的载波频率配置 PLL。您可以看到下面这个面板的屏幕截图：

然后、我们使用"用户控制面板"的"FSK"部分配置 FSK 模式。我们开始更改 FSK_MODE_SEL 参数、然后是"FSK_DEV_SCALE"、"FSK_SPI_LEVEL"、"FSK_SPI_DEV_SEL"、"FSK_DEV0"和"FSK_DEV1"。配置完所有这些参数后、我们会使用"FSK_EN"启用 FSK_MODE。在下面的屏幕截图中、可以看到我们是如何在此面板上配置-5MHz 偏差的：

启用 FSK 模式后、我们将"fsk_spi_dev_sel"更改为+5MHz 至-5MHz 的偏差。抱歉、您可以看到、我们无法在70MHz 达到5MHz 偏差：

此致、

马洛

0 admin 1 年多前

TI__Guru**** 2383310 points

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尊敬的 Malo：
我也无法实现5 MHz 偏差。
似乎我只能实现0.65 MHz 偏差。

让我来联系设计部门、了解更多信息。

此致、

维森特

0 admin 1 年多前

TI__Guru**** 2383310 points

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尊敬的 Malo：
我收到了设计人员的回复。

您报告的-4.3 MHz 偏差在设计结束时也能看到、其原因是 Vtune 已饱和并达到其上限(2.2V)。 Vtune 限制在一定范围内。针对此问题的权变措施是强制 CAP 代码值为76、而不是 FCAL 报告的值75 -这会在 Vtune 的上限处产生一些裕度(将 Vtune 降低至~2V) 、从而在-5 MHz 为1GHz 时允许+/Rfout 偏差。

现在、对于低于1GHz 的频率、不在给定- 5 MHz 范围的情况下、可以达到+/Vtune 偏差、现在足够宽、无论您如何尝试获取一些杠杆、都将始终达到下限或上限。

此致、

维森特

0 admin 1 年多前

TI__Guru**** 2383310 points

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您好！

非常感谢您的回答。

此致、

马洛

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