我在使用 LMK04808。
我想问一下、因为我对 LMK04808的运行有任何疑问。
LMK04808配置被用作一个单 PLL 模式配置(PLL2、内部 VCO)。
OSCin 用于 PLL 基准输入。
LMK04808时钟输出0至11的所有12条通道均在使用中。
接通 LMK04808电源后、时钟源以设定的值输出。
在此状态下、LMK04808时钟输出为正常、即使在没有输入 PLL 基准时钟(OSCin)的情况下(通道6和7除外)。
我知道 Ch6和7不是输出、因为它们是来自 OSCin 的分频类型输出。
除了 Ch6和 CH7、即使在没有输入 PLL 基准时钟(OSCin)的情况下、其余通道也将持续输出。
我想知道为什么时钟输出会继续、即使在 PLL 锁定后 PLL 参考时钟(OSCin)不是输入也是如此。
Lee、
我想知道为什么即使 PLL 锁定后没有输入 PLL 参考时钟(OSCin)、时钟输出也会继续。
当输出未处于断电状态时、它们将继续输出来自内部 VCO 的频率。 例如、当没有 PLL 被锁定且没有 OSCin 时、CLK8将在上电时输出~ 110 MHz 信号。
如果您希望在未实现锁定时关闭输出、可以打开 SYNC_PLL2_DLD。 当 PLL2未被锁定时、这将把输出保持在低电平。
此致、
将会
Lee、
在单环路配置中、如果您丢失了参考时钟、那么您将失去锁定。 是的,有几种不同的方法来知道你已经失去了锁。
第一个选项是您可以在 PLL2的数字锁定检测(DLD)上启用 SYNC、这会将输出置于 SYNC 状态、从而关闭输出。
如果您想在未实现锁定时关闭输出电源，可以打开 SYNC_PLL2_DLD。 当 PLL2未被锁定时、这将把输出保持在低电平。 [/报价]另一个选项是在 EVM 上易于使用、这是使用器件上的一些 I/O 端口在 PLL2 DLD 上发出信号。 在 EVM 上就是这种情况、因为在标准配置中、控制 LED 的 LD_Mux 设置为 DLD。
如果您有任何进一步的问题、请告诉我、
将会
Lee、
下面是一个示波器捕获 、显示了基准(显示为 osc_out、通过 osc_in 缓冲)、设置为 PLL2 DLD 时的 STATUS_ld 状态和 启用了 SYNC_PLL2_DLD 的 CLKout6、它可以在 PLL2锁丢失时强制输出为低电平。
如果您有任何进一步的问题、或者您是否可以在结束时重复此内容、请告诉我。
此致、
将会
您好、Will
在您的帮助下、我能够找到不正确的寄存器设置。
总之、我使用了如下所示的不正确的寄存器设置。
R11 EN_SYNC=1、R12 SYNC_PLL2_DLD=0
借助这种设置、
如果在正常运行期间基准时钟丢失、STATUS_LD 保持高电平并且输出继续输出。
我将 EN_SYNC 和 SYNC_PLL2_DLD 设置为高电平并继续相同的实验。 结果、STATUS_LD 更改为低电平、输出停止。
下表总结了实验内容。
再次感谢您的帮助。
谢谢、此致、
李洪基
