[参考译文] LMK00101：上电时的 OE 竞态条件

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1324392/lmk00101-oe-race-condition-at-power-up

我担心在加电时如果 OE 引脚在没有任何外部控制的情况下直接上拉至电源轨、可能会出现竞态条件。 如果我们的输入时钟振荡器和时钟缓冲器同时上电、时钟缓冲器似乎可以检测到没有时钟输入、然后器件会卡在高电平或低电平状态、从不输出任何时钟。 这是否可能是竞态条件？ 解决这个问题的唯一方法是增加对 OE 引脚的外部控制、还是错开每个器件的电源轨？ 该问题基于数据表中的这条注释。

如果在不存在输入时钟时 OE 引脚从低电平变为高电平、则输出将变为高电平或低电平并保持该状态；它们不会振荡。