[参考译文] LMK5B33216EVM：频率和相位调节10 MHz

尊敬的 Rob：

让我来看看这个问题、下周再回来。

一些问题：

1. 您通过 DCO 进行了多少 ppm 调整/校正？
2. 我在 OUT0上没有看到输出。 您能否发出软件复位命令(位于工具栏中的按钮)、以查看这是否会为您提供切换输出？
3. "我们假设这里给出的值只是为了设置不同的 DPLL/APLL 参数、考虑到 DPLL2只需输出与输入相同频率的信号、它将不会出现问题。 这是真的吗?"
   1. 是的。 APLL 分子是在 DPLL 激活并开始基于 IN0/IN1阶段进行校正之前的启动(处于保持状态)时的初始状态。 DPLL LOPL 和 LOFL 标志由在验证页面中设定的 ppm 阈值确定。 如果基准频率偏离了预期的 ppm 阈值、则 LOPL/LOFL 标志将保持置位。
   2. 

此致、

珍妮弗

Jennifer、您好！

感谢您的快速回复！

1.我们所控制的射频系统具有非常精确的振荡器、让我们将它们的精度限制在+-0.2 ppm @ 25 MHz、因此最多为+- 5 Hz (虽然通常比这小得多、但我在1年多的实验中观察到的最高值略低于2Hz)

2.实际上这是一件奇怪的事情：我写入寄存器后会显示一个输出、尽管它的频率错误。 只要我单击软件复位、输出就会消失、我无法执行任何操作来恢复它。 有时、让电路板下电上电+断开 USB 连接、然后再次重新编程、会返回输出、但有相同的现象(即、当我执行软件复位时、输出会永远消失)。 如果我使用单个输出、没有回送、则不会发生这种情况、因此这肯定与配置错误相关。

3、完美,感谢您提供的信息!

期待收到您的回复！

祝你度过一个愉快的周末！
Rob

感谢您的更新。 我将在下周回顾,如上所述。

此致、

珍妮弗

亲爱的 Jennifer：

我想知道您是否有时间查看我遇到的问题、以及我是否需要进一步的测试来为您提供更多信息。 明天我会到办公室、所以我可以完成任务(下周我会去参加必修培训、所以直到下星期五我才能访问板)。

非常感谢、祝您愉快！

此致！
Rob

Jennifer、您好！

我不小心发现输出的缺失与 VCO3反馈中 DPLL2的"旁路"和"倍频器"选项相关联,在步骤1中——如果我把两者都移除了, APLL 频率会降低到~104 MHz ,但我看到波形作为输出。 然而、即使示波器上的波形看起来非常稳定、但它绝不会锁定在状态页面中。

我为此创建的配置是这样的：

e2e.ti.com/.../rob_5F00_almost_5F00_working.tcs

(请注意，我已将 OUT4更改为 OUT1作为中间输出----硬件已按照您在上一篇文章中的指示进行了更改，以便在 OUT1_P 上有适当的 CMOS 输出)。

可能是由于缺乏锁定，通过 ZDM 改变 DPLL2的相位似乎是不可能的----最终输出的波形不会移动一个位。

您对以上内容有什么想法吗？

再次感谢您的帮助、祝您度过美好的周末！

此致！
Rob

尊敬的 Rob：

我很抱歉,我昨天就要回复了,没有点击"发送"!

您能尝试使用此配置文件吗？ 此设置基于您的方框图。

e2e.ti.com/.../LMK5B33216_5F00_XO_3D00_48MHz 5F00_REF_3D00_ADC_5F00_outs_3D00_ADC_2C00_-VOD_3D00_800mV_2C00_-zdm.tcs 10MHz 10MHz

不过、我对您的方框图还有一些其他看法：

1. APLL2输出将具有确定性相位(零延迟)与 APLL3输出(级联到 IN1)、但不会具有确定性相位与 IN0 (DPLL3输入)。
2. 下面是您的方框图的详细展示。
   1. 
3. 这里是该配置的一些示波器截图。 您可以看到、黄色(DPLL2/OUT0)和粉色迹线(DPLL3/OUT10)彼此具有零延迟、但不具有 IN0延迟(sig 生成器)。 话虽如此、OUT0和 OUT10与 IN0同步(这意味着输出将跟踪并跟随 IN0的相位和频率)。
   1. 时间= a (随机)，发出软件复位后。
      1. 
   2. 发出软件复位后、时间= B (随机)。
      1. 
4. 您能否进一步阐述您的用例为何需要 ZDM？

此致、

珍妮弗

亲爱的 Jennifer：

不用担心,谢谢你的回复!
我在准备参加培训之前快速试用了您的设计、它的表现与我在最新博文中发布的设计类似、但看起来我无法改变 DPLL2的相位。 (2)中的图,然而,完全是我在上述设计中所做的(我使用 OUT1而不是 OUT10,但其余是相同的),所以我很高兴我没有太杂散:)

1+4. 是的、这就是我们要实现的目标。 具体思路是、IN0->OUT1使用 DCO 来调整频率、而 IN1->OUT0通过 ZDM 调整相位。 我们的目标是使10 MHz 信号通过 I2C 进行频率和同相控制(例如、我们可以说"好、将 OUT0当前输出的信号的频率增加1.23456Hz、将相位增加7.89ns")、 信号发生器输入的绝对频率对我们来说并不有趣-- - OUT0的10 MHz 输出随后被输入到一个 SDR,在这里它被转换成25 MHz 信号,我们希望这个25 MHz 信号与另一个25 MHz 设备使用的 SDR"完美"同步。

事情开始起作用、现在我想知道为什么绕过 APLL2的 R 分频器和倍频器似乎会阻止板中的所有 PLL 锁定。 请问您对此有什么解释吗？

再次感谢您的帮助和最好的问候!
Rob

Jennifer、您好！

当然,当我周五在我的办公室,我会尝试他们!
谢谢你,祝你愉快!

此致！
Rob

尊敬的 Rob：

"好的,我去找你。"

此致、

珍妮弗