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[参考译文] LMK04832:SYSREF 设置/保持窗口监视器

Guru**** 1139930 points
Other Parts Discussed in Thread: LMK04832
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1334452/lmk04832-sysref-setup-hold-window-monitor

器件型号:LMK04832

您好!

我正在设计一个具有十四个数据卡和一个时钟卡的机箱系统。 每个数据卡包含七个 JEDS204b 器件。 所有14x7=98个器件都必须根据 JESD204子类1进行同步。

时钟卡配备有3GHz CLK 发生器和触发 SYNC 信号的控制器。

我的初始概念是在时钟卡上利用三个 LMK04832 (构建时钟树)来生成十四个 CLK 和 SYSREF 对。 第一个 LMK 接收 SYNC 信号并生成两个 CLK 和 SYSREF 对、然后这些对连接到两个在分配模式下运行的 LMK (CLKin0用于通过 LMK 分配 SYSREF 信号)。 时钟卡生成14个 CLK 和 SYSREF 对、分布到14个数据卡。 每个数据卡包含一个在分配模式下运行的 LMK。

但是、此设计中的一个潜在漏洞是分配模式下运行的每个 LMK 的 CLK 和 SYSREF 输入的设置/保持。

我想知道是否可以通过存储器映射读回接口上的设置/保持裕量来确定 SYSREF 信号相对于 CLK 信号的位置。 在分配模式中、SYSREF 由 CLK 重新计时。

或者、您也许还知道如何使用 另一个 IC 来实现它?

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好 Tomasz:

    但是、此设计中的一个潜在漏洞是为分配模式下运行的每个 LMK 设置/保持 CLK 和 SYSREF 输入。

    您是否需要特定的设置/保持时间来满足数据转换器要求? 或者、您究竟为什么需要满足设置和保持时间要求?

    如果您为确保 SYSREF 时钟和数据时钟的同步而担心 设置和保持时间、那么您可以按照第31页第8.3.3.1.1节"SYSREF 示例的设置"下的数据表中的步骤来同步您的输出。

    祝你好运!

    安德烈亚

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    您好 Andrea、 在分发模式下,SYSREF 由 CLK 重新计时。 当在分配模式下工作的三个 LMK 中的一个将 SYSREF 重新计时到 CLK,并将下一个 LMK 重新计时到 CLK +1时,两个 LMK 之间的相位延迟将是一个 CLK,我将丢失:-) 因此、  必须知道 SYSREF 信号相对于在分配模式下工作的 LMK 输入端 CLK 信号的位置。  

    我有 一个特定的设置/保持时间来满足数据转换器的要求、但这不是问题、因为我在 LMK 输出端对 SYSREF 时钟使用25ps 的延迟。  

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    抱歉、我的意思是"出于这个原因、知道 SYSREF 信号相对于 CLK 信号的位置  输入 在分配模式下工作的 LMK 的已导入。"

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    您好 Tomasz:

    要回答您的问题、请执行以下操作:

    我想知道是否可以通过存储器映射读回接口上的设置/保持裕量来确定 SYSREF 信号相对于 CLK 信号的位置。 在分配模式下、SYSREF 由 CLK 重新计时。

    无法使用 LMK04832读回这些信号的相位或设置/保持时间、查看它们是否对齐的唯一方法是探测这些信号并在示波器上查看。

    或者您也许有 另一个想法,如何使用另一个 IC 来实现它?

    遗憾的是、我们没有包含此回读选项的 IC。

    但是、如果同步第一个 LMK 的输出分频器、并且4个时钟的布线长度相同、则所有边沿(CLK 和 SYSREF)都应同时到达。 要同步任何 LMK 的输出分频器、请参阅 第31页的第 8.3.3.1.1节中的数据表设置 SYSREF 示例以同步您之前提到的输出。 如果您有任何其他问题、请告诉我。

    此致!

    安德烈亚