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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1328544/cdcm6208-what-is-the-prop-delay-spec-on-the-primary-input-to-the-y5-output-in-bypass-mode
我知道输出相位在 PLL/分频器模式下不受控制、而旁路模式会将输入通过几个缓冲器传递。
我需要知道它的最小和最大传播延迟、以便进行时序分析。
我 在54MHz 时钟上测得的值大约为1ns。 在多次上电时保持一致。
我能得到一个最小值/最大值吗？ 我的 DVDD 为3.3V、所有其他电源为1.8V
初级输入差分对至 Y5输出差分对。
迈克
Mike：
这不是我们为其提供规格的参数。
谢谢。
卡德姆
Kadeem,
我知道数据表中没有指明这一规格。 我希望您能提供更多信息。 有来自芯片仿真的数据吗？
虽然我可以向设计团队核实一下、但是包含这款芯片设计文件的服务器最早要到3/4才会再升。
我可以等待几周、现在我将垫付一些测量值、并希望在您访问服务器时得到一个更明确的数字。
感谢你的帮助。
您现在是否有访问服务器的权限？ 您能否尝试获得延迟值范围？
我终于找到了一些旧的验证数据、这些是测试条件： VDD_CDC6208V1 = 1.71至1.89V、2.375V 至2.625V、3.135V 至3.465V、TA =-40C 至85C 、Yx_Yy、fVCO=2.5GHz；PS_A=4/5/6和 CDCM6208V2、fVCO=3GHz； PS_A=4/5/6
与 PS_A 频率相关的传播延迟估计为周期1/f_PSA 的9至12倍之间。 此抖动大约为几十皮秒。
为了看看其中一位设计师是否有带宽来调查这种差异、而我在工作台上进行调查-服务器现在应该重新上线了。
对于旁路路径、传播延迟与分压器频率的函数有多大关系？ 它只会通过两个缓冲器。 没有触发器...
最诚挚的歉意-上面的数据是 SYNCN 高电平与输出转换高电平之间的延迟。
考虑到电缆差异导致的传播延迟、我看到在使用 EVM 时、我一侧的延迟约为4ns。
谢谢。 卡德姆
在探测阻断电容器时、我发现大约1ns、我非常靠近器件-距离不到5mm。 我怀疑您的4ns 值。
此输出驱动 FPGA 和时钟输入其他同步信号。 我需要最小值和最大值、以便能够设置 FPGA 的时序限制。
此致、
如本线程所述、需要一名设计人员在各种情况下运行此仿真： https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/833612/lmk03318-propagation-delay-parameter?tisearch=e2e-sitesearch&keymatch=cdcm6208%2520propagation#、这将是一项巨大的工作。
在列出缓冲模式延迟规格(LMK033x8、CDCx6214)的时钟器件中、这些器件的典型值为1ns、而不提供最小值/最大值(CDCE6214上差分输入的典型值实际上为2.3ns)。
