主题中讨论的其他器件: CDCE6214
我知道输出相位在 PLL/分频器模式下不受控制、而旁路模式会将输入通过几个缓冲器传递。
我需要知道它的最小和最大传播延迟、以便进行时序分析。
我 在54MHz 时钟上测得的值大约为1ns。 在多次上电时保持一致。
我能得到一个最小值/最大值吗? 我的 DVDD 为3.3V、所有其他电源为1.8V
初级输入差分对至 Y5输出差分对。
迈克
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我知道输出相位在 PLL/分频器模式下不受控制、而旁路模式会将输入通过几个缓冲器传递。
我需要知道它的最小和最大传播延迟、以便进行时序分析。
我 在54MHz 时钟上测得的值大约为1ns。 在多次上电时保持一致。
我能得到一个最小值/最大值吗? 我的 DVDD 为3.3V、所有其他电源为1.8V
初级输入差分对至 Y5输出差分对。
迈克
Mike:
我终于找到了一些旧的验证数据、这些是测试条件: VDD_CDC6208V1 = 1.71至1.89V、2.375V 至2.625V、3.135V 至3.465V、TA =-40C 至85C 、Yx_Yy、fVCO=2.5GHz;PS_A=4/5/6和 CDCM6208V2、fVCO=3GHz; PS_A=4/5/6
与 PS_A 频率相关的传播延迟估计为周期1/f_PSA 的9至12倍之间。 此抖动大约为几十皮秒。
为了看看其中一位设计师是否有带宽来调查这种差异、而我在工作台上进行调查-服务器现在应该重新上线了。
谢谢。
卡德姆
Mike:
如本线程所述、需要一名设计人员在各种情况下运行此仿真: https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/833612/lmk03318-propagation-delay-parameter?tisearch=e2e-sitesearch&keymatch=cdcm6208%2520propagation#、这将是一项巨大的工作。
在列出缓冲模式延迟规格(LMK033x8、CDCx6214)的时钟器件中、这些器件的典型值为1ns、而不提供最小值/最大值(CDCE6214上差分输入的典型值实际上为2.3ns)。
谢谢。
卡德姆