[参考译文] LMK04832：半步进动态数字延迟

尊敬的宣亚：  
1.  
有。  

2.  

SYSREF 输出具有自己的数字延迟和半步进选项。

3.我没有遵循你在这里问的内容吗?  

通常、仅当 SYSREF 和器件时钟之间的时序关系很重要时、设置和保持时间才有意义。 如果尝试 PLL2 R 分频器 SYNC、当 SYNC 引脚变为低电平以确保 PLL2 R 分频器的确定性复位时、满足设置和保持时间很重要。  

SDI 还有时序要求、它具有自己的设置和保持时间、但这不同。  

此致、  

Vicente

您好、 Vicente

2.3.我想问的是动态数字延迟的方法以及 CLKin0和 CLKin1的限制。

例如、如果根据 VCO 执行延迟、我认为如果在观察 VCO 的建立/保持时间时不输入 CLKIN、则会发生亚稳态。

在这种情况下、限制是严格的、但如果延迟基于 SYSREF、则频率较低、因此我认为没有问题、不用担心。

另一方面、如果实现动态数字延迟、例如打开/关闭延迟元件、我认为没有必要限制时序。

谢谢！  

Shunya

动态数字延迟和半步进作为单独的特性来实现。

在每个请求的动态数字延迟步长的一个完整分频器周期内、动态数字延迟将比编程的分频值大1的分频值替换为一个完整的分频器周期。 动态数字延迟通过在 SPI 上写入总步长计数的寄存器来触发。 触发时序由状态机自动编排。 我不会将其描述为打开/关闭开关延迟元件；我会将其描述为触发的写入、在触发的写入中、每次将步进数写入寄存器时、受影响的输出时钟会将其延迟调整为写入的步进数、其中一个步进是一个 VCO 延迟周期。 在任一种情况下、都没有像使用锁存器一样的建立/保持时间。 动态数字延迟步骤的数量自然存在最短持续时间、因为每个分频器周期最多只能发生一次单周期替换-此外、我认为每次替换都被多个正常的分频器周期包围、以避免输出频率长时间突然变化、但我必须在测试台上进行确认。 在极少数情况下、需要快速连续触发多个动态数字延迟步进调整、因此从寄存器写入到动态数字延迟调整完成的持续时间是不明确的。 如果对您的应用至关重要、则对于相同的步进数、VCO 频率和分频器设置、持续时间应一致在±30%以内、因此可以通过实验确定在触发条件之间等待的实际持续时间。

半步进的实现方式类似于打开/关闭输出通道内器件时钟和 SYSREF 路径的延迟元件。 在器件时钟中、当半步进开启时、分频器的输出会有效地在 VCO 下降沿而非上升沿切换、从而引入半个 VCO 周期的延迟。 半步进开/关行为几乎在 SPI 写入寄存器完成后立即生效、并且无法足够快地写入 SPI、以确保存在任何设置/保持限制或写入之间的最短持续时间。

——

每个通道分频器都有两个输出、并且 CLKout0和 CLKout1共享同一个分频器、延迟和半步进电路。 如果您想观察半步进的效果、应该将 CLKout0或 CLKout1与单独通道分频器上相同频率和相位的输出进行比较。

您好、 Vicente

谢谢你。 我大部分都理解。 如果可以通过写入 DCLKX_Y_HS 来动态打开/关闭半时钟延迟、则完全没有问题。

对于输出通道内的器件时钟和 SYSREF 路径、执行大于半步的操作、例如打开/关闭延迟元件。 在器件时钟中、当半步长导通时、分频器的输出有效地在 VCO 下降沿而不是上升沿切换、从而引入半个 VCO 周期的延迟。 半步进开/关行为几乎在 SPI 写入寄存器完成后立即生效、并且无法足够快地写入 SPI、从而不能存在任何设置/保持限制或写入之间的最短持续时间。

在上述方法中、切换发生在时钟的下降沿。 在这种情况下、我想知道设置和保持时间是否会在切换期间发生。 如果没有必要、我会很高兴、但我的理解不正确吗？

您好、 Vicente  

我对 CLKIN 的建立/保持感到关注的原因是、我认为相位延迟的方向可能会变得不确定。

当通过写入 DCLKX_Y_HS 来动态切换开/关半时钟延迟时、我担心 CLKin0和1的数据阶段是否会单向移动。

例如、当半时钟延迟在2.5GSPS 开启时、我直观地认为 CLKIN 信号将延迟200ps。 同样地、当它关断时、我认为它会提高200ps。

如果是这种情况、就没有任何问题。 但是、如果 DCLKX_Y_HS 的函数"仅在时间方向不确定的情况下通过180°移动相位"、则我们无法将该器件用于我们的应用。

是否无需担心上述问题？

谢谢！

Shunya