[参考译文] LMK5C33216：启用 DPLL3时、50Hz 至1000Hz 偏移频带内的相位噪声杂散

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1422175/lmk5c33216-phase-noise-spurs-in-the-offset-band-of-50hz---1000hz-when-enabling-the-dpll3

器件型号：LMK5C33216

工具与软件：

您好！

APLL3/DPLL3输出中的相位噪声杂散存在一些问题。只有 APLL3处于活动状态时、输出相位噪声很好、但是、当我们启用 DPLL3时、我们会在50Hz - 1000Hz 偏移频带内收到一些明显的相位噪声杂散。由于杂散、启用 DPLL 时产生的额外相位噪声约为~250fs rms。

我们的设置为：f_VCO = 25MHz、f_ref = 10 MHz、DPLL_BW = 1Hz、f_TDC = 1 MHz、f_OUT = VCO3/4 = 614.4MHz (不同的 DPLL_BW 和 f_TDC 产生相似的结果、杂散频率和振幅略有不同)

我们使用 TICSPro 来计算寄存器值。

这是预期行为吗？或者、我们如何缓解该问题呢？对我们来说、10Hz 至100kHz 的偏移频带非常重要。

非常感谢您提供的任何帮助和建议、

Christoph

3 个月前

0 admin 3 个月前

TI__Guru**** 1788580 points

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尊敬的 Christoph：

您能否分享观察杂散的输出的相位噪声图？

您正在查看的抖动区域是什么？在大多数情况下、抖动是在12kHz 到20 MHz 范围内确定的、因此如果杂散如您所述在50Hz 到1kHz 区域引入、它不会对12kHz 到20 MHz 的抖动区域产生太大影响。

在配置中、LMK5C33216的 f_VCO 应为2457.6 MHz。 25 MHz 时钟的用途是什么？如果您可以共享 TCS 文件进行审阅、则会有所帮助。谢谢。

-Riley

0 admin 3 个月前

TI__Guru**** 1788580 points

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Riley、您好！

感谢您的答复。我已附上 TCS 文件和典型的相位噪声图、其中相位噪声与10Hz 至100kHz 频带中的抖动相位噪声积分。蓝色线是原始信号、橙色线已移除杂散、表示差异。禁用 DPLL 后、频谱没有杂散、在同一频段内抖动约为160fs。相位噪声图中的载波频率是279.5 MHz。与许多其他情况不同、我们敏感的抖动区域为10Hz 到100kHz。

啊、25 MHz 是 f_xo、而不是上面所说的 f_VCO、这是我的错。

-Christoph

e2e.ti.com/.../ControllerCarrierBoard_5F00_external.tcs