工具与软件：
您好！
我希望 LMK04208在电路板上的双 PLL、内部 VCO、0延迟模式下工作。 它将在 内部路径中将 CLKout0反馈到 PLL1、如下图所示。 时钟设置 如下所示：
CLKin1：来自信号发生器的外部7.68MHz 正弦时钟
CLKout0：7.68MHz
CLKout1：7.68MHz
CLKout2：122.88MHz
CLKout4：122.88MHz
使用 示波器进行测试、我发现 CLKout0和 CLKout1无法对齐、并且 在下电上电期间没有固定相位关系。 我认为该时钟计划或设置完全符合零延迟模式的两条规则。 但 CLKout1无法与 CLKout0相比与 CLKin1共享相同的相位关系、这是为什么？
附加.tcs 文件以进行 检查。
提前感谢！
此致！
Jason
您好、 Vicente：
我仅使用 零延迟模式(反馈 CLKout0到 PLL1)、不执行同步。 这意味着 还需要执行同步、并与零延迟模式一起使用、以对齐所有 CLKout 的相位、对吧？？
名为《 多时钟同步》的应用报告提到了 零延迟模式的两条规则。
其中 还提到、 所有其他输出都可以通过与反馈中的 D2分频器同步来共享相位确定性。
这里、 同步 就是 执行同步的含义
下面我列出的时钟计划完全符合规则。 测试还会发现 CLKout0可以 确定地对齐 CLKin1、但 CLKout1与 CLKout0没有固定的相位关系
CLKin1：来自信号发生器的外部7.68MHz 正弦时钟
CLKout0：7.68MHz (PLL1的内部反馈)
CLKout1：7.68MHz
CLKout2：122.88MHz
CLKout4：122.88mH
提前感谢！
此致！
Jason
您好、 Vicente：
让我们继续此主题、因为我会找到一个新案例
测试期间、当所有 NO_SYNC_CLKoutX 位=0时、我发现在将寄存器文件配置到 LMK04208后、所有输出时钟均已相互对齐。 但是、目前我尚未应用外部 SYNC 信号或切换 SYNC_POL_INV 位。 我检查生成 SYNC 的方法、并且对寄存器 R30中的 PLL2_N 进行编程将自动生成 SYNC 事件、如图1所示。 因此、在上电后配置寄存器文件期间、 配置序列是从 R0到 R31、如图2所示。
当 R30 在 所有 NO_SYNC_CLKoutX 位=0的情况下进行编程 时、它是否会生成同步以对齐所有输出时钟的相位 ？
图1.
图2.
提前感谢！
此致！
Jason
